Wir danken KY Tan, P. See und GC Tettamanzi für hilfreiche Diskussionen. Wir danken für die finanzielle Unterstützung aus dem Australian Research Council (Grant No DP120104710), der Akademie von Finnland (Erteilungsnummer 251748, 135794, 272806) und Unterstützung von der Australian National Herstellungsanlage für die Herstellung von Bauelementen. AR erkennt finanzielle Unterstützung von der University of New South Wales Early Career Researcher Grant-Schema. Die Bereitstellung von Einrichtungen und technische Unterstützung von Aalto-Universität in Micronova Nanofabrication Center wird auch anerkannt.

Hinweis: Dieses Protokoll beschreibt die zur Herstellung, Verpackung und testen Einzelelektronenpumpen auf Basis von Silizium-MOS-Technologie QD Verfahren. Die in den Absätzen 1 und 2 diskutierten Schritte werden in einem Reinraum durchgeführt ISO5, während jene des § 3 sind in ISO6 Labors durchgeführt. Umgebungsbedingungen werden ständig kontrolliert. Sollwerte für Temperatur und Luftfeuchtigkeit werden bei 20 ± 1 ° C und 55% ± 5% eingestellt sind. 1. Microfabrication <ol><li> Feldoxid <ol><li> Reinigen des Wafers durch Eintauchen in die folgenden: Piranha Ätzung (10 min), entionisiertem (DI) Wasser (10 min), RCA-2-Lösung (VE-Wasser 175 ml, 30 ml HCl, H 2 O 2 30 ml bei 100 ° C für 10 min), entionisiertem Wasser (5 min), Fluorwasserstoffsäure (HF) in Wasser verdünnt, 10: 1 (10 sec), DI Wasser (10 min). Verwenden Sie Schutzkleidung beim Umgang mit HF (dh Schutzbrille, Schürze PVC und PVC-Handschuhe). Gehen Sie in der angegebenen Reihenfolge. </li><li> Setzen Sie den Waferim Oxidationsofen bei 900 ° C und die Oxidation in Schritten wie folgt: Trocken O 2 (10 min), nasse O 2 (40 min), trockenen O 2 (10 min), N 2 (15 min). </li></ol></li><li> Ohmsche Kontakte <ol><li> Führen Sie Photolithographie und Ätzen Oxid. <ol><li> Zahlen Sie nur wenige nm dicken Haftvermittlerschicht Hexamethyldisilazan (HMDS) auf die Waferoberfläche wie folgt: pre-bake auf einer Heizplatte bei 110 ° C für 1 min, gießen ~ 50 ml HMDS in einem Becherglas, das Becherglas und der Wafer in die Vakuumkammer zu evakuieren, und warten, 2 min. </li><li> Spin eine 2-4 um dicke Schicht Photolack auf beiden hinteren und vorderen Seiten des Wafers (3.000-5.000 UpM, 25-40 sec, je nach gewünschter Dicke). </li><li> Aussetzen UV-Licht in Mask Aligner (10 mW / cm 2 für 4-10 sec nach Stärke widerstehen). Nachhärten auf einer Heizplatte bei 110 ° C für 1 min. </li><li> Entwickeln Sie für 1-2 Minuten, dann in entionisiertem Wasser spülen. </li&gt; <li> Führen O 2 Plasmaätzen für 20 min (Druck = 340 mTorr; einfallenden Leistung = 50 W reflektierte Leistung &lt;1 W). </li><li> Etch Oxid in gepufferter Fluorwasserstoffsäurelösung (15: 1, 4-5 min Ätzrate ≈ 20 nm / min bei 30 ° C). Spülen in deionisiertem Wasser (5 min). Föhnen mit N 2. </li></ol></li><li> Entfernen Fotolack durch Eintauchen in Aceton. Spülen in Isopropanol (IPA), dann föhnen mit N 2. </li><li> Platzieren Wafer in einem Ofen bei 1000 ° C mit Phosphorquelle (N &amp; sub2; -Strom für 30-45 min in Abhängigkeit von gewünschten Dotierungsdichte). </li><li> Kontaminierte Oxidschicht mit HF-Säure in Wasser verdünnt (10: 1, 3-4 min, Ätzrate ≈ 40 nm / min bei 30 ° C) gründlich in entionisiertem Wasser (10 min). </li><li> Oxidieren, wie in 1.1.2. </li></ol></li><li> Gateoxid <ol><li> Wiederholen Sie die Schritte 1.2.1 und 1.2.2. </li><li> Platzieren Wafer in speziellen Ofen bei 800 ° C und die Oxidation in Schritten wie folgt: Trocken O 2 (10 min), dichloroethylene + O 2 (20 min), trockenen O 2 (10-30 min in Abhängigkeit von gewünschten Oxiddicke), N 2 (15 min). </li></ol></li><li> Ohmsche Kontakte Metallisierung <ol><li> Wiederholen Sie Schritt 1.2.1. </li><li> Platzieren Wafer in Elektronenstrahlverdampfer. Verdampfen 100 nm Aluminium auf 0,2-0,5 nm / sec und 5 x 10 -6 Torr. </li><li> Einweichen des Wafers in N-Methyl-2-pyrrolidon (NMP) auf Heizplatte bei 80 ° C für 1 h zum Abheben des Metalls. Verwenden Ultraschallbewegung, wenn nötig. Spülen Sie in IPA für 2 min. Föhnen mit N 2. </li><li> Temperung in Formiergas bei 400 ° C für mindestens 15 min. </li></ol></li></ol> 2. Nanofabrication <ol><li> Wafer Dicing <ol><li> Spin jede wider auf den Wafer, um als Schutzschicht dienen (Art des Polymers und Spinnparameter sind irrelevant in dieser Phase). </li><li> Diamantspitze verwenden Dicer, den Wafer in einzelne Chips von ca. 10 x 2 mm 2 geschnitten. </li></ol></li><li>Reinigung <ol><li> Tauchen Sie ein in NMP für 1 h auf Heizplatte bei 80 ° C, dann in IPA spülen für 2 min. Föhnen mit N 2. </li><li> Führen O 2 Plasmaätzen für 5 min (einfallende Leistung = 50 W reflektierte Leistung &lt;1 W). </li><li> Spin sauber mit Aceton und IPA (7500 rpm, 30 s) </li></ol></li><li> Ausrichtmarkierungen Musterung <ol><li> Spin Polymethylmethacrylat (PMMA 950k) A4 Resist (5,000-7,500 rpm, 30 s in Abhängigkeit von der gewünschten Dicke). Typische Arbeitsdicke ≈ 150-200 nm. Backen Sie das Resist auf einer Heizplatte bei 180 ° C für 90 sec. </li><li> Führen Sie Elektronenstrahllithographie. Verwenden Sie die folgenden Schreibbedingungen: Strahlenergie = 30 keV, Strahlstrom ≈ 30 pA, Ortsdosis ≈ 500-650 &amp; mgr; C / cm 2, je nach Größe und Marker Lackdicke. </li><li> Entwickeln des Resists in einer Lösung aus Methylisobutylketon und IPA (1: 3) für 40-60 Sekunden, dann in IPA spülen für 20 Sekunden. Föhnen mit N 2 gun. </li><li> Platzder Chip in Elektronenstrahlverdampfer. Verdunsten 15 nm Ti und 65 nm von Pt bei 0,2-0,4 nm / s und 5 x 10 -6 Torr. </li><li> Heben Sie den Metall wie in Schritt 1.4.3. </li><li> Saubere Chip wie in den Schritten 2.2.2-2.2.3. </li></ol></li><li> Gatestrukturierungs <ol><li> Spin zu widerstehen, wie in 2.3.1. </li><li> Führen Sie Elektronenstrahllithographie. Verwenden Sie die folgenden Schreib Bedingungen für Hochauflösung Features: Strahlenergie = 30 keV, Strahlstrom ≈ 30 pA, Ortsdosis ≈ 500-700 &amp; mgr; C / cm 2. Schreiben Bedingungen für niedrige Auflösung Features: Strahlenergie = 15 keV, Strahlstrom ≈ 10 nA, Ortsdosis ≈ 400-600 &amp; mgr; C / cm 2. </li><li> Entwickeln des Resists, wie in 2.3.3. </li><li> Platzieren Sie den Chip in thermischen Verdampfer. Verdampfen Al bei 0,1-0,4 nm / sec und 1-9 x 10 -6 mbar. Zielstärke je nach Schichtnummer, wie in Figur 2B (25-35 nm für die Schicht 1, 45-65 nm für die Schicht 2 gezeigt, 75-90 nm für Layer 3). </li><li> Heben Sie den Metall wie in Schritt 1.4.3. </li><li> Zuführen Al Oxidation auf einer Heizplatte bei 150 ° C für 5-10 min. </li><li> Saubere Chip, wie in Schritt 2.2.3. </li><li> Wiederholen Sie die Schritte 2.4.1-2.4.7 zweimal, um die 3-Schicht-Gate-Stapel zu realisieren. </li></ol></li></ol> 3. Geräte-Verpackung <ol><li> Dice Chip, wie in Schritt 2.1 </li><li> Spülen Sie die daraus resultierenden kleineren Chips in Aceton und IPA für 2 min. </li><li> Kleben Sie ein Einzelstück mit einer gedruckten Leiterplatte (PCB) mit PMMA A5. Warten Sie 2 Minuten, bis es trocken. Alternativ zur Thermalisierung zu verbessern, verwenden Silber Epoxy. </li><li> Laden Sie die Platine auf eine Wedge-Bonder und fahren Sie mit Verkabelung. </li></ol> 4. Vorrichtung Integritätstests <ol><li> Montieren Sie die Platine mit dem drahtgebundenen Gerät auf eine Tauchsonde. </li><li> Verdrahten Sie die elektrischen Leitungen der Leiterplatte, die denen der Tauchsonde. </li><li> Stecken Sie die Sonde in ein Gefäß mit flüssigem Helium. Fahren Sie langsam, um übermäßige Helium b vermeidenÖl-off. </li><li> Für jedes Gerät Tor, schließen Sie den entsprechenden Raumtemperatur-Elektrode der Sonde an eine Source-Measure-Einheit, während die anderen Gatter geerdet. Stellen Sie die Einhaltung der Strom auf wenige nA. Fegen Sie die Spannung von Null bis 1,5 V in Schritten von 0,1 V, zu messen und nehmen Sie das aktuelle. </li><li> Verbinden jede Gateleitung auf eine batteriebetriebene variable Gleichspannungsquelle, die Source-Leitung auf dem integrierten Wechselspannungsquelle aus einem Lock-in-Verstärker und die Ablaufleitung mit dem Eingangsanschluss des Lock-in-Verstärker. </li><li> Messen Sie die Quelle an Leitfähigkeit für verschiedene Gate-Spannung-Konfigurationen (siehe Abbildung 4) entleeren. <ol><li> Weltweit Rampe bis die Spannungen an die Gates BL, BR, PL, SL und DL, aufgebracht, indem C1 und C2 Tore geerdet. Notieren Sie die &quot;Turn-on &#39;Geräteeigenschaften. </li><li> Individuell Rampe ab jede Gate-Spannung und notieren Sie die Tore &quot;Pinch-off &#39;Eigenschaften. </li><li> Passen Sie die Gate-Spannungen elektrostatisch definieren eine quantum Punkt, indem die Spannungen an BL und BR (PL, SL und DL) kleiner (größer) als die Einschalt-Spannungen. Notieren Sie die Coulomb-Blockade Eigenschaften. </li></ol></li></ol>

<ol>
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Nanotech. 9 (12), 981-985 (2014).</li><li>Fujiwara, A., Nishiguchi, K., Ono, Y. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Nanoampere+charge+pump+by+single-electron+ratchet+using+silicon+nanowire+metal-oxide-semiconductor+field-effect+transistor.">Nanoampere charge pump by single-electron ratchet using silicon nanowire metal-oxide-semiconductor field-effect transistor.</a> Appl. Phys. Lett. 92 (4), 042102-1-042102-3 (2008).</li><li>Jehl, X., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Hybrid+Metal-Semiconductor+Electron+Pump+for+Quantum+Metrology.">Hybrid Metal-Semiconductor Electron Pump for Quantum Metrology.</a> Phys. Rev. X. 3 (2), 021012-1-021012-7 (2013).</li><li>Tettamanzi, G. C., Wacquez, R., Rogge, S. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Charge+pumping+through+a+single+donor+atom.">Charge pumping through a single donor atom.</a> New J. Phys. 16 (6), 063036-1-063036-17 (2014).</li><li>Koppinen, P. J., Stewart, M. D., Zimmerman, N. M. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Fabrication+and+Electrical+Characterization+of+Fully+CMOS-Compatible+Si+Single-Electron+Devices.">Fabrication and Electrical Characterization of Fully CMOS-Compatible Si Single-Electron Devices.</a> IEEE Trans Electron Devices. 60 (1), 78-83 (2013).</li><li>Fletcher, J. D., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Stabilization+of+single-electron+pumps+by+high+magnetic+fields.">Stabilization of single-electron pumps by high magnetic fields.</a> Phys. Rev. B. 86 (15), 155311-1-155311-6 (2012).</li><li>Kataoka, M., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Tunable+Nonadiabatic+Excitation+in+a+Single-Electron+Quantum+Dot.">Tunable Nonadiabatic Excitation in a Single-Electron Quantum Dot.</a> Phys. Rev. Lett. 106 (12), 126801-1-126801-4 (2011).</li></ol>

Die Autoren haben nichts zu offenbaren.

Das Protokoll in dieser Veröffentlichung beschreibt die Techniken zu fertigen Silizium-MOS-QDs, sowie die experimentellen Verfahren, um ihre Funktionsfähigkeit zu testen und betreiben sie als Einzelelektronenpumpen. Bemerkenswert ist, durch Anpassen der Gate-Design, kann das gleiche Herstellungsverfahren eingesetzt werden, um Geräte für den Quanten-Bit-Anzeige und Steuerung 17 sowie Ladungspump 12,13 produzieren. Wir stellen fest, dass viele der Prozessparameter in diesem Artikel zitiert kann variieren in Abhängigkeit von den Herstellungswerkzeuge verwendet (Kalibrierung, Marke oder Modell), sowie von der Art der Silizium-Substrat (Dicke und Hintergrunddotierungsdichte). Größen wie Lithographie-Belichtungsdosis oder die Entwicklungszeit, Ätzen oder Oxidation Dauer, müssen sorgfältig kalibriert und getestet, um eine verlässliche Rendite zu gewährleisten. Weiterhin ist es von entscheidender Bedeutung, um eine Kreuzkontamination, die aus der Verwendung der gleichen Herstellungswerkzeuge für unterschiedliche Prozesse zu vermeiden. Zu diesem Zweck ist eine Anzahl von crtische Schritte mit Geräten durchgeführt ausschließlich Siliziumverarbeitung gewidmet wie Metallverdampfer, Sauerstofföfen und HF Bäder. Allgemeiner wird Silizium Zeichnung ein wachsendes Interesse als das Material der Wahl, um Ladungspumpen 18-20 realisieren. Dies ist zum Teil auf die attraktive Perspektive der Umsetzung einer neuen Quanten-basierten elektrischen Strom mit Hilfe eines Standard-Industrie-kompatiblen Siliziumprozess. Dies würde aus etablierten und zuverlässigen Integrationstechniken für Skalierbarkeit, Parallelisierung und Fahraufwand profitieren. Wichtig ist, dass eine vollständige komplementäre MOS (CMOS) Technologie, frei von traditionellen Metall als Gate-Material, stark reduziert Hintergrundladungsfluktuationen in Einzelelektronenvorrichtungen 21 dargestellt. Solche Schwankungen können sich schädlich bei der Erreichung messtechnische Genauigkeit ist. Die hier diskutierten Protokoll zur Realisierung von MOS Nanogeräte mit Metallgates begrenzt. Deshalb, um Achieve volle Industrietauglichkeit und Ladungsfluktuationen reduzieren, ist es notwendig wäre, um die Gate-Abscheidungstechniken modifizieren und hochdotierten polykristallinen Silicium als Gate-Material sein. Zusammenfassend haben die MOS-QD Pumpen hier diskutierten kürzlich kombiniert den technologischen Vorsprung von Silizium mit einer sehr guten Leistung in Bezug auf genaue aktuelle Generation 13. Dies ergibt sich aus der hohen Flexibilität der Konstruktion und Herstellungsverfahren, die ein bis mehrere Gate-Schichten, die zu einer kompakten und vielseitigen System-Stack zu ermöglichen. Das so erhaltene feine Einstellbarkeit des elektrostatischen Begrenzung des Punkt zusammen mit dem Potential, um Hintergrundladungsfluktuationen reduzieren die Bühne zu überwinden die wichtigsten Herausforderungen in anderen Halbleiter beobachtet Pumpen 22,23.

Silicon is the material of choice for most of the modern microelectronics. Its properties, combined with advanced lithographic techniques, have allowed the semiconductor industry to achieve very large-scale integration and deliver billions of transistors per chip. The metal-oxide-semiconductor (MOS) technology1 has been the key of this relentless technological progress2. In brief, it is based on a selectively doped Si substrate which is thermally oxidized to grow a high quality SiO2 gate oxide on which a metal gate electrode is deposited. Recently, it has been shown that the use of a stack of gate oxides could be beneficial3 . While present industry standards have reached minimum feature sizes for gate lengths below 20 nm, it is becoming increasingly evident that, at this level of miniaturization, detrimental quantum mechanical phenomena come into play that may complicate further downscaling4.
Remarkably, silicon is also an excellent host material to exploit the quantum properties of the electron charge and spin5. This has broadened its range of applicability to entirely new fields such as quantum computing6 and quantum electrical metrology7. Among other approaches5, the use of a multi-gate MOS technology8,9 has led to electrostatically-defined quantum dots (QD) whose occupancy can be controlled down to single-electron level10. Unlike the conventional MOS process where just one gate per transistor is needed1, these QDs are defined via a three-layer stack of Al/AlyOx gates which are used to selectively accumulate electrons at the Si/SiO2 interface, as well as provide lateral and vertical confinement11.
Although these devices had been originally developed for quantum computing applications, they have also recently shown promising performances as metrological tools12,13. In the field of quantum electrical metrology, a long-standing goal is the redefinition of the unit ampere in terms of the elementary charge (e) 14. In particular, the emphasis is on the realization of nano-scale charge pumps to clock the transfer of individual electrons timely and accurately. These devices generate macroscopic quantized electric currents, I=nef, where f is the frequency of an external driving oscillator and n is an integer. To date, the best performance has been achieved with a GaAs-based pump by yielding a current in excess of 150 pA with a relative uncertainty of 1.2 parts per million15. Recently, silicon MOS QDs have also stood out for the implementation of highly accurate single-electron pumps thanks to the capability of finely tuning the charge confinement13.
Here, we discuss the protocol used for the fabrication of silicon MOS QDs. Furthermore, the cryogenic set-up used to test the integrity of the devices after fabrication and the one to perform charge pumping experiments are described. Finally, representative measurements of quantized electric current are reported.

<table border="0" cellpadding="0" cellspacing="0">
	<tbody>
		<tr>
			<td>Silicon wafers</td>
			<td>TOPSIL</td>
			<td></td>
			<td>4 inch</td>
		</tr>
		<tr>
			<td>Electron-beam lithography machine</td>
			<td>Raith gmbh</td>
			<td></td>
			<td>Raith 150two</td>
		</tr>
		<tr>
			<td>E-beam resist&#160;</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>PMMA</td>
		</tr>
		<tr>
			<td>Photoresist</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>nLOF2020</td>
		</tr>
		<tr>
			<td>Mask aligner</td>
			<td>Quintel</td>
			<td></td>
			<td>Q6000</td>
		</tr>
		<tr>
			<td>Photoresist developer</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>AZ826MIF</td>
		</tr>
	</tbody>
</table>

silicon metal-oxide-semiconductor quantum dots for single-electron pumping

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by quantum mechanical effects such as tunneling through single dopants, scattering via interface defects, and discrete trap charge states. However, progress in silicon technology has shown that these phenomena can be harnessed and exploited for a new class of quantum-based electronics. Among others, multi-layer-gated silicon metal-oxide-semiconductor (MOS) technology can be used to control single charge or spin confined in electrostatically-defined quantum dots (QD). These QD-based devices are an excellent platform for quantum computing applications and, recently, it has been demonstrated that they can also be used as single-electron pumps, which are accurate sources of quantized current for metrological purposes. Here, we discuss in detail the fabrication protocol for silicon MOS QDs which is relevant to both quantum computing and quantum metrology applications. Moreover, we describe characterization methods to test the integrity of the devices after fabrication. Finally, we give a brief description of the measurement set-up used for charge pumping experiments and show representative results of electric current quantization.

Vorrichtungsherstellungs Die anfängliche Mikroprozess (Unterabschnitt 1 des Protokolls) auf einem kommerziellen 4-Zoll-hochreinen Silizium-Wafer durchgeführt (n-Typ-Dotierungskonzentration ≈ 10 12 cm -3; Widerstand&gt; 10 kΩcm, Dicke = 310 bis 340 &amp; mgr; m ). Das Ziel ist es, das Substrat, auf dem die Gate-Elektroden abgeschieden wird realisieren. Dieses Substrat besteht aus einem intrinsischen Bereich mit Feldoxid (Schritt 1.1), einem n + -Bereich mit Feldoxid (Schritt 1.2), einer Eigenleitungsbereich mit hochwertigen Gateoxid (Schritt 1.3) verschlossen capped eingekapselt wird, und eine metallisierte n + Region Ohmsche Kontakte (Schritt 1.4). 1A-D zeigen die Hauptschritte des Mikroprozesses. 1E zeigt eine mikroskopische Aufnahme eines Substrats Feld nach Mikro. Die minimale Merkmalsgröße für die Lithographie bei dieser Stufe beträgt etwa 4 um. Die SiO2-Oxid-Schicht in Schritt 1.1 gezüchtet hat eine nominale Dicke von 100 nm auf und ist als Passivierungsschicht verwendet wird. Die n-Typ-Bereiche, die als ohmsche Leiter wirken über Phosphordiffusion erhalten. Die Zieldotierungsdichte beträgt ca. 19. Oktober - 20. Oktober cm -3. Das hochwertige SiO 2, die selektiv gewachsen wird als Gate-Dielektrikum verwendet wird, hat eine nominelle Dicke von 5 nm. Die Zielschnittdefektdichte &lt;10 10 eV -1 cm -2 in der Mitte der Lücke. Ein engagiertes und absichtlich eingebaute Dreifachwandofen für dieses Verfahren verwendet. Dieses System wurde entwickelt, um eine Verunreinigung von Schwermetallionen und mobilen Alkaliionen zu minimieren, als auch von Feuchtigkeit zu vermeiden Diffusion in die Oxidationskammer. Um die elektrischen Kontakte zu bilden, werden Aluminiumpads über Elektronenstrahlverdampfung auf einem Teil der n-Typ-Bereichen abgeschieden. Die Nanofabrikationsprozess (siehe Unterabschnitt 2) auf dem Chip durchgeführt substrates durch Zerteilen des Wafers in Schritt 1 Ziel verarbeitet erhalten ist es, die nanoskalige Gate-Elektroden verwendet, um elektrostatisch definieren die MOS QDs zu realisieren. Jeder Nanofabrikation Lauf erzeugt typischerweise 10-15 Komplettgerät Proben. Rasterelektronenmikroskopische Aufnahme (REM) Abbildung 1-2 Geräte pro Charge wird in der Regel durchgeführt, um zu bestätigen, dass die EBL Lithographieschritte erfolgreich waren. Da SEM-Bildgebung kann Ladungen in das Substrat oder in die metallischen Gates einspritzen und Leckagen, ist nur eine geringe Anzahl von Vorrichtungen auf diese Weise überprüft, während die übrigen elektrisch getestet. Minimale Merkmalsgröße für die Lithographie in dieser Stufe beträgt etwa 35 nm. Um eine gute Homogenität der abgeschiedenen Al-Filme zu erreichen, wird das Metall mit Raten so niedrig wie wenige Angström / s verdampft wird, während das Substrat auf einem Drehtisch montiert. Dies wird bei RT gehalten und die Al Korngröße wird auf von etwa 20 nm sein. 2A zeigt die Hauptschritte des nanofabrication Prozess. 2B zeigt eine SEM-Bild, mit dem die korrekte Definition der Gate-Elektroden überprüft wird. In der Regel soll eine an die Verwirklichung dieser Tore, die die QD direkt definieren (BL, BR und PL) mit der kleinstmöglichen Strukturgröße. Im Gegensatz dazu können diese Gates verwendet, um die Elektronenreservoirs (DL und SL) zu definieren, um den größeren Abmessungen unbeabsichtigtes Diskretisierung der Energieniveaus in den Leitungen zu vermeiden. Die nanoskaligen Ti / Pt-Marker in Schritt 2.3 realisiert werden als Referenz für konsistente Ausrichtung der drei Schichten von Gattern verwendet. Platin ist für seine hervorragenden Kontrast in Bezug auf die SiO 2 -Oberfläche in der E-Strahl ausgewählt. Titan wird verwendet, um die Haftung zu verbessern. In allen Phasen des Herstellungsprozesses werden kohlefaser Spitze Pinzette verwendet, um die Chips zu behandeln, um die Wahrscheinlichkeit einer destruktiven elektrostatische Entladung (ESD) zu reduzieren. Schließlich, um elektrische Messungen an indivi auszuführenDual Vorrichtungen benötigt jeder Chip in kleinere Stücke von etwa 2 x 2 mm 2 (Ziffer 3) abgespalten werden. Jedes Stück wird dann auf eine maßgeschneiderte PCB (Rogers R03010 verlustarmen Dielektrikum), deren Stifte an die Einrichtungselektroden durch Al Drähten verbunden geklebt. Drahtbonden mit einem Keilbondmaschine ohne Erwärmen der Chips durchgeführt. Die Auswahl der geeigneten Bindungsparameter ist auf zwei Überlegungen. Auf der einen Seite muss der Drahtverbindung, um die thermische Al y O x Schicht perforieren und gute Metall-auf-Metall-Kontakt mit der Gate-Pad. Auf der anderen Seite kann ein übermäßiger mechanischer Beanspruchung in einem Stempel-Trog Ereignis, das Schäden des Feldoxids unter der Gate- und der Ursache Substrat Leckagen führen. Während des Verdrahtungsprozesses ist die Verwendung eines antistatischen Armband ratsam ESD zu verhindern. In Figur 3 ist ein Chip mit 6 einzelnen Vorrichtungen auf der Leiterplatte verklebt. Gerät Integritätstests Vore Laden einer Vorrichtung in einen mK Temperaturmessung Plattform wie beispielsweise ein Verdünnungskühler, werden vorläufige elektrischen Tests bei 4,2 K durchgeführt, um die Integrität der Probe (siehe Unterabschnitt 4 des Protokolls) zu überprüfen. Zu diesem Zweck wird die Leiterplatte in einer sauerstofffreien Kupfergehäuse eingesetzt ist und auf eine Tauchsonde, die schließlich in flüssigem He eingetaucht angeordnet ist. Die Erstprüfung ist typischerweise eine Dichtheitsprüfung, die der Reihe nach auf jedem Tor durchgeführt wird. Eine Quelle-Messeinheit ist mit einer einzelnen Gate-Elektrode verbunden, während die andere geerdet sind. Die Spannung bis auf 1,5 V hochgefahren und der Strom wird an der Quelle gemessen. Innerhalb dieses Spannungsbereichs ist ein ordnungsgemäß arbeit Gate eigentlich nicht zu leiten, weil die SiO 2 -Schicht isoliert das Metall aus dem Siliziumsubstrat und Al y O x dämmt überlappende Gates. Typischerweise wird Oxiddurchbruch bekannt, für Spannungen auftreten, die größer als 4 V ~, je nach Gerätegeometrie und Oxid thickness. Deshalb, wenn Strom durch den Test erfaßt wird, ist es wahrscheinlich, dass mindestens eine der Oxidschichten beschädigt ist und die Vorrichtung weggeworfen werden. In der Regel weniger als 10% der Tore zeigen Leckagen. Die Ausbeute ist bekannt, dass durch die flächige Ausdehnung der Gateelektroden berührt. Insbesondere, je größer die Überlappung der Tore mit dem Gateoxidbereich desto wahrscheinlicher wird es sein, Gate-zu-Substrat-Leckagen aufweisen. Ebenso werden je größer die Überlappung zwischen den Gates von verschiedenen Schichten, desto wahrscheinlicher das Auftreten von Gate-zu-Gate-Lecks auftreten. Die angegebene Ausbeute für Tore, die eine Fläche von etwa 50 &amp; mgr; m 2 auf der dünnen Oxidschicht besetzen relevant und mit Zwischenschicht überdeckt von etwa 0,5 &amp; mgr; m 2. Sobald das Gerät den anfänglichen Lecktest bestanden, werden die Source- und Drain-Kontakte zu einem Lock-in-Verstärker und den Gates eine modulare steuerbare Spannungsbatterie Gestell verbunden ist. In dieser Konfiguration ist die Vorrichtung o gedrehtn durch global Hochfahren alle Gate-Spannungen gleichzeitig. Als nächstes wird jede Gatespannung getrennt heruntergefahren, während die andere bei hohen Spannungen, um die Fähigkeit der einzelnen Gates abzukneifen den Strom zu verifizieren. 4A zeigt repräsentative Spuren dieser Messungen. Die Abwesenheit von entweder einer Source-Drain-Leitungsweg oder einzelne Gate Abschnürspannung ist oft ein Hinweis auf eine Art von Gate-Schäden wie Gate-Explosion oder Metall Diskontinuität. Schließlich wird die Source-Drain-Strom als Funktion der Source-Drain-Vorspannung und dem Kolben Gate-Spannung, um die Signatur des Coulomb-Blockade-16 (siehe 4B) zu beobachten gemessen. Messungen Sobald ein geeignetes Gerät gefunden wurde, wird es aus dem flüssigen Er Gefäß entfernt und mit einem Heißluftgebläse getrocknet, um die Bildung von Feuchtigkeit, die ESD führen, zu vermeiden. Schließlich ist es mit einer Verdünnungskühler überführt. &lt;p class = &quot;jove_content&quot;&gt; Die Versuche werden in einem selbstgebauten Kunststoffverdünnungskühler mit einer Basistemperatur von etwa 100 mK durchgeführt. Der Kryostat ist in einer Vakuumkammer in einem 4,2 K Helium getaucht. Die elektrischen Leitungen werden mit dem 1 K Pot, die auch verwendet wird, um den eingehenden 3He Dampf zu kondensieren thermalisiert. In der Mischkammer, die endotherme Übertragung von 3He Atome aus der 3He-reiche Phase in die 3He-verdünnte Phase ermöglicht dem System, eine Basistemperatur von etwa 100 mK erreichen. Wie in 5 gezeigt, ist der Kühlschrank mit 20 DC-Leitungen und 3 verwendet, um die Raumtemperatur-Elektronik an das Gerät bei niedriger Temperatur verbinden HF-Leitungen ausgestattet. Fünf der DC-Leitungen sind Thermocoax Kabel und 15 Twisted-Pair-Kabel Webstuhl. Diese Leitungen verbinden die Gate-Elektroden der Probe auf batteriebetriebene Gleichspannungsquellen. Spannungsteiler bei RT werden verwendet, um elektrisches Rauschen auf einzelnen Gates reduzieren. Die HF-Leitungen sind halbstarre Koaxialkabel, das sind<html> von 10 dB bei 4 K gedämpft, um das thermische Rauschen und DC bei RT blockiert reduzieren. Diese Leitungen werden auf der koplanaren Wellenleiter der Bias Tees auf der Leiterplatte verbunden ist. Ein geräuscharmer Transimpedanzverstärker und einen digitalen Multimeter verwendet, um den von der Pumpe erzeugten Strom zu messen. Die Elektronik ist zum Gerät über batteriebetriebene Optoisolatoren verbunden sind, um die Bildung von Masseschleifen zu vermeiden. Die HF-Treibersignale werden von einem Signalgenerator, dessen Erdung von dem einen des Kryostaten über einen Gleichstromblockkomponente getrennt hergestellt (siehe Abbildung 5). Die Leiterplatte enthält 16 reine DC-Leitungen und 4 verwendet werden, um Gleich- und Wechselspannungen bei niedriger Temperatur verbinden Bias-Tee Linien. Wie in 3B gezeigt, werden RC diskrete Komponenten benutzt, um die T-Verbindung (R = 100 k, C = 10 nF) zu realisieren, und 50 Ω abgestimmte integrierten koplanaren Wellenleiter für die Ausbreitung von Hochfrequenzsignalen verwendet wird. e_content &quot;&gt; Sobald das Gerät an mK Temperatur ist, werden die Gate-Spannungen so eingestellt, daß Einzelelektronenbelegung im QD erreicht wird. Insbesondere Tunnelbarrieren unter Gates BL und BR gebildet, und eine Elektronenansammlungsschicht unter Gates induziert PL, SL und DL. Zu diesem Zweck wird die Barriere Gate-Spannungen sind unten ihre Einschalt-Werte festgelegt, während die Akkumulationsgates an polarisiert ein Größer-als-Einsatzspannung. Auf diese Weise wird unter dem Gate PL a QD gebildet und seine planare Ausdehnung ist über Gatter C1 und C2, deren Spannungen unterhalb ihrer Einschaltspannung Werte gehalten, um eine elektrostatische Eindämmung induzieren die elektro gesteuert. Als nächstes werden die HF-Signale eingeschaltet wird, um periodisch die Transparenz der Tunnelbarriere (n) zu modulieren, und Potential des Punkts. Einelektronenschritten Pumpen mit einem oder zwei sinusförmigen Antriebsspannungen erreicht wird. Im Falle einer Signalplatte wird das Treibersignal an die Gate BL angelegt, um das Potential der Tunnelbarriere an der linken modulieren -Seite vondie QD. Im Fall des Zweisignal Antrieb sind die ac Anregungen an Gates BL und PL angewendet, um die Potentiale sowohl der linken als Barriere und QD bei der gleichen Frequenz, aber mit unterschiedlichen Phasen und Amplituden zu modulieren. Diese zusätzlichen Freiheitsgrade ermöglichen es, die Richtung des Elektronentransfers 13 steuern. Ein iterativer Prozess ist in der Regel stimmen die wichtigsten experimentellen Parameter (dh HF-Treibersignalamplituden / Phasen und DC-Gate-Spannungen) und eine optimale Strom Quantisierung erforderlich. Man beachte, daß keiner der beiden Pump Protokolle benötigt einen Drain-Source-Vorspannung an Ladungstransfers durchzuführen. Somit sind die Source- und Drain-Elektroden während des Pumpenbetriebs geerdet. 6 zeigt die charakteristische Stromplateaus bei ganzzahligen Vielfachen ef durch Aufbringen eines Zweisignal sinusförmig Antrieb auf die Eingangsschranke (BL) und dem Kolben (PL) Gate erhalten. Diese Daten werden mit einer relativ niedrigen Antriebsfrequenz (10 MHz), für welche die T getroffen<html> uning der Parameter kann schnell durchgeführt werden. In der Praxis ist es wünschenswert, dass die Pumpe bei mehreren hundert MHz arbeiten, erfordern typischerweise eine viel feinere Parameteroptimierung 13. <img alt="Abbildung 1" src="/files/ftp_upload/52852/52852fig1.jpg" /> Abbildung 1. Mikrofabrikation. (A) Schematische Darstellung der wichtigsten Schritte in Mikro. Cartoons sind nicht maßstabsgetreu gezeichnet. (B) Umsetzung eines dotierten Bereich für ohmsche Kontakte. (C) Umsetzung des Gateoxids. (D) Die Metallisierung der ohmschen Kontakte. (E) Mikroskopische Aufnahme eines einzelnen Feldes auf einem Chip nach dem Mikrofabrikationsprozess ist abgeschlossen. Feldgröße ist 1,2 x 1,2 mm 2. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig1large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> Zelt &quot;fo: keep-together.within-page =&quot; always &quot;&gt; <img alt="Figur 2" src="/files/ftp_upload/52852/52852fig2.jpg" /> Abbildung 2. Nanofabrikation. (A) Herstellungsverfahren für die einzelnen Gate-Schichten. Cartoons sind nicht maßstabsgetreu gezeichnet. (B) Das 3-Schicht-Gate-Nanostruktur für Ladungspumpen Experimente verwendet. Links: REM-Aufnahme einer Vorrichtung, die ähnlich zu der für die Messungen verwendet. Rechts:. Schematische Querschnittsansichten der Vorrichtung in X-Schnitt und Y-Schnitt <a href="https://www.jove.com/files/ftp_upload/52852/52852fig2large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 3" src="/files/ftp_upload/52852/52852fig3.jpg" /> Abbildung 3. Elektrische Anschlüsse an der Probe. (A) Layout der Leiterplatte. (B) Vergrößerung einer Region der Leiterplatte mit einer Bias-T-Stück (links) eind äquivalente Schaltung (rechts). (C) ein Chip mit 6 einzelnen Felder auf der Chiphalter und Bonddrähte zum elektrischen Verbinden mit der Leiterplatte verklebt. (D) Mikroskopische Aufnahme eines einzelnen Feld nach Nanofabrikation. (E) SEM-Bild des Tores das Layout in der Mitte der Gate-Oxid-Region. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig3large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 4" src="/files/ftp_upload/52852/52852fig4.jpg" /> Abbildung 4. Vorläufige Tests. (A) Source-Drain-Wechselstrom (Root Mean Square) in Abhängigkeit von unterschiedlichen Gate-Spannungen. Spuren sind mit einem Lock-in-Verstärker mit 50 &amp; mgr; V RMS Anregung bei 113,17 Hz gemessen. Für individuelle Gate-Spannung verfolgt die verbleibenden Gate-Spannungen sind bei 2,0 V festgelegt ist, mit Ausnahme von V C1 = &lt;em&gt; Vc2 = 0,0 V (B) Farbkarte von Source-Drain-Strom als eine Funktion der Plunger-Gate-Spannung und der Source-Drain-Vorspannung. V SL = 1,5 V, V DL = 1,15 V, V BL = 0,78 V, BR V = 0,85 V, V C1 = C2 = 0,0 V V. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig4large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 5" src="/files/ftp_upload/52852/52852fig5.jpg" /> Abbildung 5: Schematische Darstellung des Messaufbaus. Zwanzig DC-Leitungen (grün) und drei koaxiale HF-Leitungen (schwarz) verbinden die RT-Elektronik auf der Leiterplatte. Der Drain der Pumpe (lila) wird zu einer Transimpedanzverstärker und einem Digitalmultimeter über einen Optokoppler verbunden ist, während der Source-Kontakt (rot) ist geerdet. Separate Erdungsanschlüsse (imit verschiedenen Symbolen ndicated) für die elektronische Instrumentierung und den Kryostaten elektrischen Leitungen verwendet werden. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig5large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a> <img alt="Figur 6" src="/files/ftp_upload/52852/52852fig6.jpg" /> Figur 6. Diese Quantisierung. Pumpstrom als Funktion von V PL für Zweisignal sinusförmig Antriebs bei f = 10 MHz den Gates BL und PL angelegt. Phasenunterschied = 49 °, V RF PL = V RF BL = 0,31 V pp. Die ideale Lage des Pump Plateaus bei ganzzahligen Vielfachen von ef sind als rote horizontale Linien dargestellt. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig6large.jpg" target="_blank">Bitte klicken Sie hier, um eine größere Version dieser Figur zu sehen.</a>

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Silicon Metal-oxide-semiconductor Quantum Dots for Single-electron Pumping

The fabrication process and experimental characterization techniques relevant to single-electron pumps based on silicon metal-oxide-semiconductor quantum dots are discussed.

Silicium-Metall-Oxid-Halbleiter-Quantenpunkte für Einzelelektronen Pumping

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by ...

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14.2K Aufrufe.  University of New South Wales. The fabrication process and experimental characterization techniques relevant to single-electron pumps based on silicon metal-oxide-semiconductor quantum dots are discussed.

Serie: Silicon Metal-oxide-semiconductor Quantum Dots for Single-electron Pumping

Compact Quantum Dots for Single-molecule Imaging

Single-molecule imaging is an important tool for understanding the mechanisms of biomolecular function and for visualizing the spatial and temporal heterogeneity of molecular behaviors that underlie cellular biology 1-4. To image an individual molecule of interest, it is typically conjugated to a fluorescent tag (dye, protein, bead, or quantum dot) and observed with epifluorescence or total internal reflection fluorescence (TIRF) microscopy. While dyes and fluorescent proteins have been the mainstay of fluorescence imaging for decades, their fluorescence is unstable under high photon fluxes necessary to observe individual molecules, yielding only a few seconds of observation before complete loss of signal. Latex beads and dye-labeled beads provide improved signal stability but at the expense of drastically larger hydrodynamic size, which can deleteriously alter the diffusion and behavior of the molecule under study.
Quantum dots (QDs) offer a balance between these two problematic regimes. These nanoparticles are composed of semiconductor materials and can be engineered with a hydrodynamically compact size with exceptional resistance to photodegradation 5. Thus in recent years QDs have been instrumental in enabling long-term observation of complex macromolecular behavior on the single molecule level. However these particles have still been found to exhibit impaired diffusion in crowded molecular environments such as the cellular cytoplasm and the neuronal synaptic cleft, where their sizes are still too large 4,6,7.
Recently we have engineered the cores and surface coatings of QDs for minimized hydrodynamic size, while balancing offsets to colloidal stability, photostability, brightness, and nonspecific binding that have hindered the utility of compact QDs in the past 8,9. The goal of this article is to demonstrate the synthesis, modification, and characterization of these optimized nanocrystals, composed of an alloyed HgxCd1-xSe core coated with an insulating CdyZn1-yS shell, further coated with a multidentate polymer ligand modified with short polyethylene glycol (PEG) chains (Figure 1). Compared with conventional CdSe nanocrystals, HgxCd1-xSe alloys offer greater quantum yields of fluorescence, fluorescence at red and near-infrared wavelengths for enhanced signal-to-noise in cells, and excitation at non-cytotoxic visible wavelengths. Multidentate polymer coatings bind to the nanocrystal surface in a closed and flat conformation to minimize hydrodynamic size, and PEG neutralizes the surface charge to minimize nonspecific binding to cells and biomolecules. The end result is a brightly fluorescent nanocrystal with emission between 550-800 nm and a total hydrodynamic size near 12 nm. This is in the same size range as many soluble globular proteins in cells, and substantially smaller than conventional PEGylated QDs (25-35 nm).

We describe the preparation of colloidal quantum dots with minimized hydrodynamic size for single-molecule fluorescence imaging. Compared to conventional quantum dots, these nanoparticles are similar in size to globular proteins and are optimized for single-molecule brightness, stability against photodegradation, and resistance to nonspecific binding to proteins and cells.

Compact Quantum Dots für Einzelmolekül-Imaging

Single-molecule imaging is an important tool for  understanding the mechanisms of biomolecular function and for visualizing the  spatial and temporal ...

Forschung

Ingenieurwesen

Gradient Echo Quantum Memory in Warm Atomic Vapor

Gradient echo memory (GEM) is a protocol for storing optical quantum states of light in atomic ensembles. The primary motivation for such a technology is that quantum key distribution (QKD), which uses Heisenberg uncertainty to guarantee security of cryptographic keys, is limited in transmission distance. The development of a quantum repeater is a possible path to extend QKD range, but a repeater will need a quantum memory. In our experiments we use a gas of rubidium 87 vapor that is contained in a warm gas cell. This makes the scheme particularly simple. It is also a highly versatile scheme that enables in-memory refinement of the stored state, such as frequency shifting and bandwidth manipulation. The basis of the GEM protocol is to absorb the light into an ensemble of atoms that has been prepared in a magnetic field gradient. The reversal of this gradient leads to rephasing of the atomic polarization and thus recall of the stored optical state. We will outline how we prepare the atoms and this gradient and also describe some of the pitfalls that need to be avoided, in particular four-wave mixing, which can give rise to optical gain.

The gradient echo memory is a protocol for storing optical quantum states of light in atomic ensembles. Quantum memory is a key element of a quantum repeater, which can extend the range of quantum key distribution. We outline the operation of the scheme when implemented in a 3-level atomic ensemble.

Gradient Echo Quantum Speicher in Warm Atomic Vapor

Gradient  echo memory (GEM) is a protocol for storing optical quantum states of light in  atomic ensembles. The primary motivation for such a technology ...

Nanofabrication of Gate-defined GaAs/AlGaAs Lateral Quantum Dots

A quantum computer is a computer composed of quantum bits (qubits) that takes advantage of quantum effects, such as superposition of states and entanglement, to solve certain problems exponentially faster than with the best known algorithms on a classical computer. Gate-defined lateral quantum dots on GaAs/AlGaAs are one of many avenues explored for the implementation of a qubit. When properly fabricated, such a device is able to trap a small number of electrons in a certain region of space. The spin states of these electrons can then be used to implement the logical 0 and 1 of the quantum bit. Given the nanometer scale of these quantum dots, cleanroom facilities offering specialized equipment- such as scanning electron microscopes and e-beam evaporators- are required for their fabrication. Great care must be taken throughout the fabrication process to maintain cleanliness of the sample surface and to avoid damaging the fragile gates of the structure. This paper presents the detailed fabrication protocol of gate-defined lateral quantum dots from the wafer to a working device. Characterization methods and representative results are also briefly discussed. Although this paper concentrates on double quantum dots, the fabrication process remains the same for single or triple dots or even arrays of quantum dots. Moreover, the protocol can be adapted to fabricate lateral quantum dots on other substrates, such as Si/SiGe.

This paper presents a detailed fabrication protocol for gate-defined semiconductor lateral quantum dots on gallium arsenide heterostructures. These nanoscale devices are used to trap few electrons for use as quantum bits in quantum information processing or for other mesoscopic experiments such as coherent conductance measurements.

Nanofabrication von Tor-definiert GaAs / AlGaAs Lateral Quantum Dots

A quantum computer is a computer composed of quantum bits (qubits) that takes advantage of quantum effects, such as superposition of states and ...

Scanning-probe Single-electron Capacitance Spectroscopy

The integration of low-temperature scanning-probe techniques and single-electron capacitance spectroscopy represents a powerful tool to study the electronic quantum structure of small systems - including individual atomic dopants in semiconductors. Here we present a capacitance-based method, known as Subsurface Charge Accumulation (SCA) imaging, which is capable of resolving single-electron charging while achieving sufficient spatial resolution to image individual atomic dopants. The use of a capacitance technique enables observation of subsurface features, such as dopants buried many nanometers beneath the surface of a semiconductor material1,2,3. In principle, this technique can be applied to any system to resolve electron motion below an insulating surface.
As in other electric-field-sensitive scanned-probe techniques4, the lateral spatial resolution of the measurement depends in part on the radius of curvature of the probe tip. Using tips with a small radius of curvature can enable spatial resolution of a few tens of nanometers. This fine spatial resolution allows investigations of small numbers (down to one) of subsurface dopants1,2. The charge resolution depends greatly on the sensitivity of the charge detection circuitry; using high electron mobility transistors (HEMT) in such circuits at cryogenic temperatures enables a sensitivity of approximately 0.01 electrons/Hz&frac12; at 0.3 K 5.

Scanning-probe single-electron capacitance spectroscopy facilitates the study of single-electron motion in localized subsurface regions. A sensitive charge-detection circuit is incorporated into a cryogenic scanning probe microscope to investigate small systems of dopant atoms beneath the surface of semiconductor samples.

Scanning-Probe-Einzel-Elektronen-Spektroskopie Kapazität

The integration of low-temperature scanning-probe techniques and single-electron capacitance spectroscopy represents a powerful tool to study the ...

Analysis of Contact Interfaces for Single GaN Nanowire Devices

Single GaN nanowire (NW) devices fabricated on SiO2 can exhibit a strong degradation after annealing due to the occurrence of void formation at the contact/SiO2 interface. This void formation can cause cracking and delamination of the metal film, which can increase the resistance or lead to a complete failure of the NW device. In order to address issues associated with void formation, a technique was developed that removes Ni/Au contact metal films from the substrates to allow for the examination and characterization of the contact/substrate and contact/NW interfaces of single GaN NW devices. This procedure determines the degree of adhesion of the contact films to the substrate and NWs and allows for the characterization of the morphology and composition of the contact interface with the substrate and nanowires. This technique is also useful for assessing the amount of residual contamination that remains from the NW suspension and from photolithographic processes on the NW-SiO2 surface prior to metal deposition. The detailed steps of this procedure are presented for the removal of annealed Ni/Au contacts to Mg-doped GaN NWs on a SiO2 substrate.

A technique was developed that removes Ni/Au contact metal films from their substrate to allow for the examination and characterization of the contact/substrate and contact/NW interfaces of single GaN nanowire devices.

Die Analyse der Kontaktschnittstellen für Einzel GaN-Nanodraht-Geräte

Single GaN nanowire (NW) devices fabricated on SiO2 can exhibit  a strong degradation after annealing due to the  occurrence of void formation at the ...

Monolayer Contact Doping of Silicon Surfaces and Nanowires Using Organophosphorus Compounds

Monolayer Contact Doping (MLCD) is a simple method for doping of surfaces and nanostructures1. MLCD results in the formation of highly controlled, ultra shallow and sharp doping profiles at the nanometer scale. In MLCD process the dopant source is a monolayer containing dopant atoms.
In this article a detailed procedure for surface doping of silicon substrate as well as silicon nanowires is demonstrated. Phosphorus dopant source was formed using tetraethyl methylenediphosphonate monolayer on a silicon substrate. This monolayer containing substrate was brought to contact with a pristine intrinsic silicon target substrate and annealed while in contact. Sheet resistance of the target substrate was measured using 4 point probe. Intrinsic silicon nanowires were synthesized by chemical vapor deposition (CVD) process using a vapor-liquid-solid (VLS) mechanism; gold nanoparticles were used as catalyst for nanowire growth. The nanowires were suspended in ethanol by mild sonication. This suspension was used to dropcast the nanowires on silicon substrate with a silicon nitride dielectric top layer. These nanowires were doped with phosphorus in similar manner as used for the intrinsic silicon wafer. Standard photolithography process was used to fabricate metal electrodes for the formation of nanowire based field effect transistor (NW-FET). The electrical properties of a representative nanowire device were measured by a semiconductor device analyzer and a probe station.

A detailed procedure for surface doping of Silicon interfaces is provided. The ultra-shallow surface doping is demonstrated by using phosphorus containing monolayers and rapid annealing process. The method can be used for doping of macroscopic area surfaces as well as nanostructures.

Monolayer Kontakt Dotierung von Silizium-Oberflächen und Nanodrähte Mit Phosphororganische Verbindungen

Monolayer Contact Doping (MLCD) is a simple method for doping of surfaces and nanostructures1. MLCD results in the formation of highly controlled, ultra ...

Fabrication of Uniform Nanoscale Cavities via Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned and bonded silicon wafers. Unlike confinements in porous materials often used for these types of experiments3, bonded wafers provide predesigned uniform spaces for confinement. The geometry of each cell is well known, which removes a large source of ambiguity in the interpretation of data.
Exceptionally flat, 5 cm diameter, 375 &#181;m thick Si wafers with about 1 &#181;m variation over the entire wafer can be obtained commercially (from Semiconductor Processing Company, for example). Thermal oxide is grown on the wafers to define the confinement dimension in the z-direction. A pattern is then etched in the oxide using lithographic techniques so as to create a desired enclosure upon bonding. A hole is drilled in one of the wafers (the top) to allow for the introduction of the liquid to be measured. The wafers are cleaned2 in RCA solutions and then put in a microclean chamber where they are rinsed with deionized water4. The wafers are bonded at RT and then annealed at ~1,100 &#176;C. This forms a strong and permanent bond. This process can be used to make uniform enclosures for measuring thermal and hydrodynamic properties of confined liquids from the nanometer to the micrometer scale.

A method for permanently bonding two silicon wafers so as to realize a uniform enclosure is described. This includes wafer preparation, cleaning, RT bonding, and annealing processes. The resulting bonded wafers (cells) have uniformity of enclosure ~1%1,2. The resulting geometry allows for measurements of confined liquids and gasses.

Herstellung von uniformen Nanoschuppen-Cavities über Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned ...

Construction and Characterization of External Cavity Diode Lasers for Atomic Physics

Since their development in the late 1980s, cheap, reliable external cavity diode lasers (ECDLs) have replaced complex and expensive traditional dye and Titanium Sapphire lasers as the workhorse laser of atomic physics labs1,2. Their versatility and prolific use throughout atomic physics in applications such as absorption spectroscopy and laser cooling1,2 makes it imperative for incoming students to gain a firm practical understanding of these lasers. This publication builds upon the seminal work by Wieman3, updating components, and providing a video tutorial. The setup, frequency locking and performance characterization of an ECDL will be described. Discussion of component selection and proper mounting of both diodes and gratings, the factors affecting mode selection within the cavity, proper alignment for optimal external feedback, optics setup for coarse and fine frequency sensitive measurements, a brief overview of laser locking techniques, and laser linewidth measurements are included.

This is an instructional paper to guide the construction and diagnostics of external cavity diode lasers (ECDLs), including component selection and optical alignment, as well as the basics of frequency reference spectroscopy and laser linewidth measurements for applications in the field of atomic physics.

Konstruktion und Charakterisierung von External Cavity Diode Laser für die Atomphysik

Since their development in the late 1980s, cheap, reliable external cavity diode lasers (ECDLs) have replaced complex and expensive traditional dye and ...

Selective Area Modification of Silicon Surface Wettability by Pulsed UV Laser Irradiation in Liquid Environment

The wettability of silicon (Si) is one of the important parameters in the technology of surface functionalization of this material and fabrication of biosensing devices. We report on a protocol of using KrF and ArF lasers irradiating Si (001) samples immersed in a liquid environment with low number of pulses and operating at moderately low pulse fluences to induce Si wettability modification. Wafers immersed for up to 4 hr in a 0.01% H2O2/H2O solution did not show measurable change in their initial contact angle (CA) ~75&#176;. However, the 500-pulse KrF and ArF lasers irradiation of such wafers in a microchamber filled with 0.01% H2O2/H2O solution at 250 and 65 mJ/cm2, respectively, has decreased the CA to near 15&#176;, indicating the formation of a superhydrophilic surface. The formation of OH-terminated Si (001), with no measurable change of the wafer&#8217;s surface morphology, has been confirmed by X-ray photoelectron spectroscopy and atomic force microscopy measurements. The selective area irradiated samples were then immersed in a biotin-conjugated fluorescein-stained nanospheres solution for 2 hr, resulting in a successful immobilization of the nanospheres in the non-irradiated area. This illustrates the potential of&#160;the method for selective area biofunctionalization and fabrication of advanced Si-based biosensing architectures. We also describe a similar protocol of irradiation of wafers immersed in methanol (CH3OH) using ArF laser operating at pulse fluence of 65 mJ/cm2 and in situ formation of a strongly hydrophobic surface of Si (001) with the CA of 103&#176;. The XPS results indicate ArF laser induced formation of Si&#8211;(OCH3)x compounds responsible for the observed hydrophobicity. However, no such compounds were found by XPS on the Si surface irradiated by KrF laser in methanol, demonstrating the inability of the KrF laser to photodissociate methanol and create -OCH3 radicals.

We report on a process of in situ alteration of HF treated Si (001) surface into a hydrophilic or hydrophobic state by irradiating samples in microfluidic chambers filled with&#160;H2O2/H2O solution (0.01%-0.5%) or methanol solutions using pulsed UV laser of a relative low pulse fluence.

Selektive Bereichsänderung des Siliziumoberfläche Benetzbarkeit durch gepulste UV-Laser-Bestrahlung in flüssigen Umgebung

The wettability of silicon (Si) is one of the important parameters in the technology of surface functionalization of this material and fabrication of ...

Integration of Light Trapping Silver Nanostructures in Hydrogenated Microcrystalline Silicon Solar Cells by Transfer Printing

One of the potential applications of metal nanostructures is light trapping in solar cells, where unique optical properties of nanosized metals, commonly known as plasmonic effects, play an important role. Research in this field has, however, been impeded owing to the difficulty of fabricating devices containing the desired functional metal nanostructures. In order to provide a viable strategy to this issue, we herein show a transfer printing-based approach that allows the quick and low-cost integration of designed metal nanostructures with a variety of device architectures, including solar cells. Nanopillar poly(dimethylsiloxane) (PDMS) stamps were fabricated from a commercially available nanohole plastic film as a master mold. On this nanopatterned PDMS stamps, Ag films were deposited, which were then transfer-printed onto block copolymer (binding layer)-coated hydrogenated microcrystalline Si (&#181;c-Si:H) surface to afford ordered Ag nanodisk structures. It was confirmed that the resulting Ag nanodisk-incorporated &#181;c-Si:H solar cells show higher performances compared to a cell without the transfer-printed Ag nanodisks, thanks to plasmonic light trapping effect derived from the Ag nanodisks. Because of the simplicity and versatility, further device application would also be feasible thorough this approach.

A viable transfer printing-based methodology to introduce plasmonic metal nanostructures in solar cells is described. Using nanopillar poly(dimethylsiloxane) stamps, an Ag-based ordered nanodisk array was integrated with standard hydrogenated microcrystalline Si solar cells, which led to improved device performances due to plasmonic light trapping.

Integration of Light Trapping Silber-Nanostrukturen in Hydrogenated Microcrystalline Silicon Solar Cells durch Transferdruck

One of the potential applications of metal nanostructures is light trapping in solar cells, where unique optical properties of nanosized metals, commonly ...