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In diesem Artikel

  • Zusammenfassung
  • Zusammenfassung
  • Einleitung
  • Protokoll
  • Ergebnisse
  • Diskussion
  • Offenlegungen
  • Danksagungen
  • Materialien
  • Referenzen
  • Nachdrucke und Genehmigungen

Zusammenfassung

A method for the growth of low temperature vertically-aligned carbon nanotubes, and the subsequent fabrication of vertical interconnect electrical test structures using semiconductor fabrication is presented.

Zusammenfassung

We demonstrate a method for the low temperature growth (350 °C) of vertically-aligned carbon nanotubes (CNT) bundles on electrically conductive thin-films. Due to the low growth temperature, the process allows integration with modern low-κ dielectrics and some flexible substrates. The process is compatible with standard semiconductor fabrication, and a method for the fabrication of electrical 4-point probe test structures for vertical interconnect test structures is presented. Using scanning electron microscopy the morphology of the CNT bundles is investigated, which demonstrates vertical alignment of the CNT and can be used to tune the CNT growth time. With Raman spectroscopy the crystallinity of the CNT is investigated. It was found that the CNT have many defects, due to the low growth temperature. The electrical current-voltage measurements of the test vertical interconnects displays a linear response, indicating good ohmic contact was achieved between the CNT bundle and the top and bottom metal electrodes. The obtained resistivities of the CNT bundle are among the average values in the literature, while a record-low CNT growth temperature was used.

Einleitung

Kupfer und Wolfram, die Metalle, die derzeit für die Leiterbahnen in State-of-the-Art-Integrationsgrad (VLSI) Technologie verwendet werden, nähern sich ihre physikalischen Grenzen in Bezug auf Zuverlässigkeit und elektrische Leitfähigkeit 1. Während des Herunterskalierung Transistoren ihre Leistung im Allgemeinen verbessert, es tatsächlich erhöht den Widerstand und die Stromdichte der Leiterbahnen. Dies führte zu Verbindungen dominiert den integrierten Schaltkreis (IC) Leistung in Bezug auf Verzögerung und Stromverbrauch 2.

Carbon Nanotubes (CNT) sind als Alternative für Cu und W-Metallisierung vorgeschlagen worden, vor allem für vertikale Verbindungen (Vias) als CNT kann leicht vertikal 3 angebaut. CNT ist gezeigt worden, ausgezeichnete elektrische Zuverlässigkeit aufweisen, so dass eine bis zu 1000-mal höheren Stromdichte als Cu 4. Hinzu kommt, dass CNT nicht von der Oberfläche und Korngrenzenstreuung zu leiden, die Erhöhung wird die resistivity von Cu im Nanometerbereich 5. Schließlich CNT wurde gezeigt, daß eine ausgezeichnete thermische Leiter 6, der im Wärmemanagement in VLSI-Chips unterstützen kann.

Für eine erfolgreiche Integration von CNT in der VLSI-Technologie ist es wichtig, dass die Wachstumsprozesse für die CNT mit der Halbleiterherstellung kompatibel gemacht. Dies erfordert das Niedertemperaturwachstum von CNT (<400 ° C) unter Verwendung von Materialien und Ausrüstung, die als verträglich und skalierbar Großproduktion sind. Obwohl viele Beispiele von CNT Test Durchkontaktierungen sind in der Literatur 7,8,9,10,11,12,13,14 demonstriert worden, die meisten von ihnen verwenden Fe als Katalysator, der als eine Verunreinigung in der IC-Herstellung 15 gilt. Außerdem ist die Aufwachstemperatur in vielen dieser Arbeiten verwendet viel höher als die obere Grenze von 400 ° C. Vorzugsweise CNT sollte sogar unter 350 ° C gehalten werden, um die Integration mit modernen Nieder κ-Dielektrika oder flexible ermöglichenSubstraten.

Hier präsentieren wir eine skalierbare Methode zur wachsenden CNT bei Temperaturen bis zu 350 ° C unter Verwendung von Co als Katalysator 16. Diese Methode ist von Interesse für die Herstellung von verschiedenen elektrischen Strukturen, die aus vertikal ausgerichteten CNT in integrierten Schaltungen, die von Verbindungs- und Elektroden an Super-Kondensatoren und Feldemissionsvorrichtungen. Der Co-Katalysator Metall wird oft in der IC-Herstellung für die Herstellung von Silizid von 17 verwendet, während TiN ist eine häufig verwendete Sperrmaterial 7. Darüber hinaus zeigen wir ein Verfahren zur Herstellung CNT Test Vias während nur unter Verwendung von Techniken aus Standard-Halbleiterfertigung. Damit werden CNT Test Durchkontaktierungen hergestellt, durch Rasterelektronenmikroskopie (SEM) und Raman-Spektroskopie und elektrisch charakterisiert inspiziert.

Protokoll

Achtung: Bitte beachten Sie alle relevanten Sicherheitsdatenblätter (MSDS) vor dem Gebrauch. Einige der Chemikalien in diesem Herstellungsprozess verwendet werden, sind akut giftig und krebserregend. Nanomaterialien können zusätzliche Gefahren im Vergleich zu ihren Großgegenstück haben. Bitte verwenden Sie alle geeigneten Sicherheitspraktiken bei der Arbeit mit Geräten, Chemikalien oder Nanomaterialien, einschließlich der Verwendung von technischen Massnahmen verwendet (Abzug) und persönliche Schutzausrüstung (Schutzbrille, Handschuhe, Reinraumkleidung).

1. Alignment Marker Definition zu Lithos

  1. Beginnen Sie mit einseitig polierten industrieller Qualität Si (100) Wafer mit entweder n oder p-Dotierung.
  2. Mantel der Wafer mit 1,4 um von positiven Photoresist. Durchführen einer 90 sec Hexamethyldisilazan (HMDS) bei 130 ° C, um die Haftung des Photoresists, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Spin-Beschichtung bei der entsprechenden Geschwindigkeit (3500 rpm) zu fördern, und eine 90 sec Softbake at 95 ° C.
  3. Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug setzen die Ausrichtungsmarkierungen, Belichtungsdosis 120 mJ / cm 2.
  4. Führen Sie eine einzelne Pfütze Entwicklungsprozess. Führen Sie eine 90 Sekunden 115 ° C Post-Exposure Bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C zum Aushärten des Resists.
  5. Verwenden Sie ein Mikroskop zu untersuchen, wenn die Öffnungen in der Resist sind die richtigen Abmessungen.
  6. Etch 120 nm von Si unter Verwendung von Chlor Plasmaätzen. Diese Dicke ergibt einen guten Kontrast für die automatische Ausrichtungssysteme der Belichtungswerkzeug in dieser Arbeit verwendet. Beispielsweise unter Verwendung eines induktiv gekoppelten Plasma (ICP): 20/40 sccm O 2 / CF 4, 5 mTorr, 60/500 W Platte / ICP HF-Leistung, 10 Sek Oxid Durchbruch Ätzen, gefolgt von 80/40 sccm Cl 2 / HBr , 60 mTorr, 20/500 W Platte / ICP HF-Leistung, 35 sec Si zu ätzen.
  7. Verwenden Sie ein Sauerstoffplasma Stripper um den Photoresist (1 kW, 400 sccm O 2 mit endpo entfernenint Erkennung und 2 min Überätzen). Als der Photoresist durch das Plasma normaler Lösungsmittel wie Aceton gehärtet werden können, nicht verwendet werden.
  8. Reinigen Sie die Scheiben. Legte sie zuerst für 10 min in 99% HNO 3, gefolgt von Spülen in DI-Wasser, bis der spezifische Widerstand des Wassers 5 MOhm (organisch sauber). Nach diesem Reinigen der Wafer 10 min lang in 65% HNO 3 bei 110 ° C durch Spülen mit entionisiertem Wasser und danach, bis der spezifische Widerstand des Wassers 5 MOhm (Metall sauber). Verwenden Sie einen Rinser Dryer, um die Wafer zu trocknen.

2. Bottom Metall- und dielektrischen Zwischenschichtabscheidung

  1. Verwenden Magnetronsputtern, um die untere Metallschicht des Tests via abzuscheiden. Ein Stapel von drei Metallschichten muss aufgebracht werden: 500 nm Ti, 50 nm TiN und 100 nm Ti. Die erste Ti-Schicht ist, um den Widerstand des Stapels zu verringern, ist die TiN die eigentliche Trägerschicht für CNT Wachstum und die obere Ti ist, die TiN gegen Plasmabeschädigung zu schützen, wenn das Ätzen der SiO 2 -Schicht 12 . Zuführen Ti Sputtern unter Verwendung eines reinen Ti-Targets mit Ar-Plasma bei einer Substrattemperatur von 350 ° C. TiN reaktives Sputtern verwenden eine Kombination von Ar und N 2, erneut bei 350 ° C Substrattemperatur.
  2. Unter Verwendung von Plasma-unterstützter chemischer Gasphasenabscheidung (PECVD), hinterlegt eine 1 um dicke Schicht aus SiO 2. Hier Tetraethylorthosilikat (TEOS) als Vorläufer bei einer Plattentemperatur von 350 ° C verwendet.
    1. Überprüfen Sie die Dicke der SiO 2 -Schicht mit einem geeigneten Werkzeug, beispielsweise einem Reflektometer oder Ellipsometer.
  3. Beschichten des Wafers mit 1,4 um aus positivem Photoresist, beginnend mit einem 90 sec HMDS-Behandlung bei 130 ° C, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Spin-Beschichtung bei der entsprechenden Geschwindigkeit (3500 rpm) und einer 90 s Weich backen bei 95 ° C.
  4. Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug, setzen Sie das gewünschte Muster von Öffnungen, die später in die SiO 2 t geätzt werdeno die Durchkontaktierungen zu den Ausrichtungsmarkierungen ausgerichtet sind, Belichtungsdosis 140 mJ / cm 2.
  5. Führen Sie eine einzelne Pfütze Entwicklungsprozess, beginnend mit einem 90 s 115 ° C Post-Exposure Bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C.
  6. Verwenden Sie ein Mikroskop zu untersuchen, wenn die Öffnungen in der Resist sind die richtigen Maße und, wenn die Überlagerung auf die Ausrichtungsmarkierungen korrekt ist.
  7. Plasmaätzen der Kontaktöffnungen in der SiO 2. Verwenden Sie beispielsweise eine Triode Plasmaätzer mit C 2 F 6 / CHF 3 36/144 sccm bei 180 mTorr und 300 W HF-Leistung. Bei Bedarf nehmen Sie Ätzrate Tests auf einem Testwafer, um mehr zu minimieren Ätzen, um 5% -10% in der Zeit.
    Anmerkung: Obwohl das Ti ist beständig gegen reaktives Ätzen in dieser Fluorchemie, werden längere Exposition an das Plasma in der physikalischen Ätzung der Ti-Schicht führen. Wenn die TiN-Schicht dem Plasma ausgesetzt ist diese negativ influen habenCE mit dem Wachstum der CNT 12. Verwenden Sie keine Nassätzen, da dies zu viel Aufweitung der Öffnungen führen, so dass die obere Metallisierung teil 4 problematisch.
  8. Entfernen Sie die Opfer Ti-Schicht durch Nassätzen in 0,55% HF für 60 Sekunden. Nach dem Ätzen der Wafer gründlich mit DI-Wasser, bis der Wasserwiderstand 5 M & Omega; und mit einem Rinser Dryer, um die Wafer zu trocknen.
    Hinweis: Die Verwendung eines Mikroskops überprüft werden kann, wenn der Ti-Schicht geätzt werden kann, wird die TiN-Schicht eine goldbraune Farbe haben, während der Ti ist grau metallic.

3. Katalysator Deposition und CNT Wachstum

  1. Verdampfen 5 nm Co unter Verwendung einer Elektronenstrahlverdampfer. Abpumpen bis mindestens 2x10 -6 Torr und heizen die Wafer bis 60 ° C unter Verwendung von Lampen unter Vakuum vor der Abscheidung, jede Wasserfilm zu entfernen. Der Photoresist verwendet, um die Kontaktöffnungen zu definieren auf den Wafer gehalten wird, um eine Selbstausrichtung des Katalysators, der Kontaktöffnungen in der SiO 2 bereitzustellen.
  2. Entfernendie Co außerhalb der Kontaktöffnungen durch Abheben. Für Co wurde gefunden, daß Tetrahydrofuran (THF) ergibt die besten Ergebnisse Abheben und Wachstum bei niedrigen Temperaturen. N-Methyl-2-pyrrolidon (NMP), das zuvor für Abheben nach Verdampfen Fe verwendet wurde, um eine Beschädigung festgestellt das Co auch in einem solchen Ausmaß, jede ausgerichtet CNT Wachstum zu verhindern. Gesetzt den Wafer für 15 min im Ultraschallbad mit THF bei 35 ° C. Spülen mit DI-Wasser für 5 Minuten und trocknen unter Verwendung einer Schleuder oder Stickstoff Pistole.
  3. Untersuchen Sie den Wafer unter dem Mikroskop und überprüfen Lackreste. Wenn Rückstände bleiben führen eine längere Ultraschallbehandlung in THF und gegebenenfalls mit einem speziellen weichen Wattestäbchen für Lift-off-Zwecken manuell abzuwischen Rückstände.
  4. Zuführen CNT Wuchses mit Niederdruck-Gasphasenabscheidung (LPCVD). Verwenden des folgenden Rezepts: 8 min vorgeGlühen bei 350 ° C mit 700 sccm H 2 bei 80 mbar, gefolgt von CNT Wachstum durch Zugabe von 50 sccm C 2 H 2. Bei 350 ° C, 60min des Wachstums gibt etwa 1 & mgr; m von CNT. Falls erforderlich einen Test Wachstum zu stimmen die Höhe, die die gleiche Dicke wie der SiO 2 -Schicht sein sollte. Cool down des Reaktors und Spülen mit N 2.
  5. Verwenden Sie ein Rasterelektronenmikroskop, um die Höhe der CNT innerhalb der Öffnungen unter 45 ° Neigung, oder durch Herstellung eines Querschnitts zu überprüfen.
  6. Prüfen die Proben unter Verwendung von Raman-Spektroskopie, um die Kristallinität der CNT 18 bestimmen.

4. Topside Metallisierung

  1. Verwenden Magnetron-Sputtern, um die obere Metall abzuscheiden. Ti ist ein guter Metall zur Kontaktierung CNT 19 erster 100 nm Ti, gefolgt von 2 & mgr; m Al (1% Si) zu sputtern, ohne das Vakuum zu brechen.
  2. Beschichten des Wafers mit 3,1 um aus positivem Photoresist mit höherer Viskosität, beginnend mit einem 90 sec HMDS-Behandlung bei 130 ° C, gefolgt von einem Abkühlen des Wafers auf eine kalte Platte, Schleuderbeschichtung bei 3000 Upm und 90 s Weichbacken an 95° C.
  3. Unter Verwendung einer Photolithographiemaske und Belichtungswerkzeug setzen den oberen Metallmuster auf die Ausrichtungsmarkierungen ausgerichtet ist, Belichtungsdosis 420 mJ / cm 2, Fokus -1.
  4. Führen Sie eine einzelne Pfütze Entwicklungsprozess. Dies beginnt mit einer 90 Sek 115ºC post-exposure bake, gefolgt von 60 Sekunden Entwicklung mit Entwickler und 90 sec Fest backen bei 100 ° C.
  5. Verwenden Sie ein Mikroskop zu untersuchen, ob die Zeilen in der zu widerstehen der korrekten Abmessungen und wenn die Überlagerung auf die Markierungen korrekt ist.
  6. Ätzen der Ti / Al-Stack unter Verwendung von Chlor Plasmaätzen. Beispielsweise unter Verwendung eines induktiv gekoppelten Plasmas: 30/40 sccm Cl 2 / HBr, 5 mTorr, 40/500 W Platen / ICP HF-Leistung mit Endpunkterfassung und 80% Überätzen unter Verwendung von 15/30 sccm Cl 2 / HBr.
  7. Verwenden Sie ein Sauerstoffplasma Stripper um den Photoresist (1 kW, 400 sccm O 2 mit Endpunktdetektion und 2 min Überätzen) zu entfernen. Wenn die Metallabdeckung nicht vollständig ist (das heißt, es gibt kleine Löcher in der Nähe desCNT) verwenden ein organisches Lösungsmittel (zB NMP), um den Photoresist, um Plasma-Schäden an der CNT zu verhindern, entfernen.
  8. Reinigen Sie die Scheiben. Setzte sie 10 Minuten lang in 99% HNO 3, gefolgt von Spülen mit entionisiertem Wasser, bis der spezifische Widerstand des Wassers 5 MOhm (organische sauber). Verwenden Sie einen Rinser Dryer, um die Wafer zu trocknen.

5. Messungen

  1. Verwenden eines Rasterelektronenmikroskops gemß den Anweisungen des Herstellers, um die obere Metallisierung der Wafer zu überprüfen.
    . Hinweis: Bei Bedarf kann der Wafer mechanisch, um die komplette CNT über Verwendung einer Probe Neigung von 90 °, was zu Bildern überprüfen gespalten, wie in Abbildung 3 dargestellt werden, wie die Proben sind elektrisch leitfähig keine zusätzlichen Behandlungsschritte verwendet werden müssen und Die Proben können direkt in die SEM montiert werden. Im Allgemeinen können hohe Beschleunigungsspannungen von 15 bis 20 kV verwendet werden, aber wenn der SiO 2 -Schicht wird aufgeladen zu viel kann reduziert werden to 5 kV.
  2. Zuführen 4-Punkt-Sonde IV-Messungen unter Verwendung eines Probe-Station in Kombination mit einem Halbleiter Parameteranalyser wie in Figur 1 und in Vollebregt et al. 16 beschrieben.
    Hinweis: Normalerweise ist ein Spannungsdurchlauf von -0,5 bis 0,5 V ausreichend, da der Spannungsabfall über einen Verbindungsidealerweise klein ist. Durch die Verwendung einer 4-Punkt-Sonde Setup der Kontaktwiderstand der Sondennadeln und den Drahtwiderstände des Setup werden weggelassen.

Ergebnisse

Die Konstruktion der Messstruktur in dieser Arbeit verwendet wird, kann in 1 gefunden werden. Durch Verwendung eines solchen Aufbaus der Messung der CNT Bündel Beständigkeit und Metall-CNT Kontaktwiderstände genau bestimmt werden kann, als Sonde und Drahtwiderstände umgangen werden. Der Widerstand des Bündels ist ein Maß für die Qualität und Dichte der CNT Bündel. Um den Kontaktwiderstand zu Bündeln unterschiedlicher Längen zu bestimmen sollte, gemessen werden.

Ei...

Diskussion

Figur 1 zeigt einen schematischen Überblick über den Aufbau in dieser Arbeit hergestellt ist, und die in dem 4-Punkt-Sondenmessungen verwendet wurde. Indem das Potential über die Sonden tragenden kein Strom gemessen wird, kann die genaue Potentialabfall (V H -V L) über dem zentralen CNT Bündels und seine Kontakte an die Metall gemessen werden. Größeren Durchmesser CNT Bündel werden verwendet, um die untere TiN-Schicht von den Kontaktflächen zu kontaktieren, um den Gesamtwi...

Offenlegungen

The authors have nothing to disclose.

Danksagungen

Part of the work has been performed in the project JEMSiP_3D, which is funded by the Public Authorities in France, Germany, Hungary, The Netherlands, Norway and Sweden, as well as by the ENIAC Joint Undertaking. The authors would like to thank the Dimes Technology Centre staff for processing support.

Materialien

NameCompanyCatalog NumberComments
Si (100) wafer 4"International Wafer ServiceResisitivity: 2-5 mΩ-cm, thickness: 525 µm 
Ti-sputter target (99.995% purity)Praxair
Al (1% Si)-sputter target (99.999% purity)Praxair
Co (99.95% purity)Kurt J. Lesker
SPR3012 positive photoresistDow Electronic Materials
MF-322 developerDow Electronic Materials
HNO3 (99.9%)KMG Ultra Pure Chemicals
HNO3 (69.5%)KMG Ultra Pure Chemicals
HF 0.55%Honeywell
TetrahydrofuranJT Baker
AcetoneSigma-Aldrich
ECI3027 positive photoresistAZ
Tetraethyl orthosilicate (TEOS)Praxair
N2 (99.9990%)Praxair
O2 (99.9999%)Praxair
CF4 (99.9970%)Praxair
Cl2 (99.9900%)Praxair
HBr (99.9950%)Praxair
Ar (99.9990%)Praxair
C2F6 (99.9990%)Praxair
CHF3 (99.9950%)Praxair
H2 (99.9950%)Praxair
C2H2 (99.6000%)Praxair
EVG 120 coater/developerEVG
ASML PAS5500/80 waferstepperASML
SPTS Ωmega 201 plasma etcherSPTSUsed for Si and metal etching
SPTS Σigma sputter coaterSPTS
Novellus Concept One PECVDLAM
Drytek 384T plasma etcherLAMUsed for oxide etching
CHA Solution e-beam evaporatorCHA
AIXTRON BlackMagic Pro CVD toolAIXTRONCarbon nanotube growth
Philips XL50 scanning electron microscopeFEI
Tepla 300PVA TePlaResist plasma stripper
Avenger rinser dryerMicroporcess Technologies
Leitz MPV-SP reflecometerLeitz
Renishaw inVia Raman spectroscopeRenishaw
Agilent 4156C parameter spectrum analyzerAgilent
Cascade Microtech probe stationCascade Microtech

Referenzen

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