Ringraziamo KY Tan, P. Sede e GC Tettamanzi per le discussioni utili. Noi riconosciamo il sostegno finanziario da parte del Consiglio australiano di ricerca (Grant No. DP120104710), l&#39;Accademia di Finlandia (Grant No. 251.748, 135.794, 272.806) e il sostegno della australiano impianto di fabbricazione nazionale per la fabbricazione di dispositivi. AR riconosce il sostegno finanziario del regime di Concessione Ricercatore Università del New South Wales Early Career. È anche riconosciuto la fornitura di servizi e supporto tecnico di Aalto University di Micronova Nanofabrication Centre.

Nota: Questo protocollo descrive le procedure utilizzate per fabbricare, pacchetto e testare pompe a singolo elettrone basati sul silicio tecnologia MOS QD. I passi descritti in sotto-sezioni 1 e 2 sono effettuate in un locale senza polvere ISO5, mentre quelli della sezione 3 sono eseguite in laboratori ISO6. Condizioni ambientali sono continuamente controllati. Valori nominali di temperatura e umidità sono fissati a 20 ± 1 ° C e 55% ± 5%, rispettivamente. 1. Microfabrication <ol><li> Campo Oxide <ol><li> Pulire il wafer per immersione nel seguente: etch Piranha (10 min), acqua deionizzata (DI) (10 min), soluzione RCA-2 (DI acqua 175 ml, 30 ml di HCl, H 2 O 2 30 ml a 100 ° C per 10 min), acqua deionizzata (5 min), fluoridrico (HF) Acido diluito in acqua 10: 1 (10 sec), acqua deionizzata (10 min). Usare indumenti protettivi quando si maneggiano HF (ad esempio, occhiali, grembiule e guanti di PVC, PVC). Procedere in ordine indicato. </li><li> Posizionare la cialdain forno di ossidazione a 900 ° C e ossidare in passi come segue: O secco 2 (10 min), O bagnato 2 (40 min), O secca 2 (10 min), N 2 (15 min). </li></ol></li><li> Ohmici Contatti <ol><li> Effettuare fotolitografia e ossido di etch. <ol><li> Depositare uno strato di pochi nm di spessore del promotore di adesione esametildisilazano (HMDS) sulla superficie del wafer come segue: pre-cuocere su una piastra riscaldante a 110 ° C per 1 min, versare ~ 50 ml di HMDS in un bicchiere di vetro, porre il becher e la cialda nella camera a vuoto, evacuare e attendere 2 min. </li><li> Spin un 2-4 micron di spessore strato di fotoresist su entrambi i lati posteriore e anteriore del wafer (3.000-5.000 rpm, 25-40 sec seconda dello spessore desiderato). </li><li> Esporre alla luce ultravioletta nella mascherina di allineamento (10 mW / cm 2 per 4-10 secondi in base a resistere spessore). Post-cuocere su una piastra riscaldante a 110 ° C per 1 min. </li><li> Sviluppare per 1-2 minuti, quindi risciacquare con acqua deionizzata. </li&gt; <li> Eseguire O attacco 2 plasma per 20 min (pressione = 340 mTorr; potenza incidente = 50 W; potenza riflessa &lt;1 W). </li><li> Ossido Etch in soluzione acida HF tamponata (15: 1, 4-5 min, etch tasso ≈ 20 nm / min a 30 ° C). Risciacquare con acqua deionizzata (5 min). Asciugare con N 2. </li></ol></li><li> Rimuovere photoresist per immersione in acetone. Risciacquare in isopropanolo (IPA), poi asciugare con N 2. </li><li> Mettere wafer in forno a 1000 ° C con la fonte di fosforo (N 2 di flusso per 30-45 minuti a seconda della densità desiderata doping). </li><li> Rimuovere strato di ossido contaminato con acido HF diluito in acqua (10: 1, 3-4 min, velocità di attacco ≈ 40 nm / min a 30 ° C), risciacquo in acqua deionizzata (10 min). </li><li> Ossidare come in 1.1.2. </li></ol></li><li> Ossido di gate <ol><li> Ripetere i punti 1.2.1 e 1.2.2. </li><li> Inserire wafer in forno dedicato a 800 ° C e ossidare in passi come segue: O secco 2 (10 min), dichloroethylene + O 2 (20 min), O secco 2 (10-30 minuti a seconda dello spessore dell&#39;ossido desiderato), N 2 (15 min). </li></ol></li><li> Ohmici Contatti Metallizzazione <ol><li> Ripetere il punto 1.2.1. </li><li> Inserire wafer in fascio elettronico evaporatore. Evaporare 100 nm di alluminio a 0,2-0,5 nm / sec e 5 x 10 -6 Torr. </li><li> Bagnare il wafer in N-metil-2-pirrolidone (NMP) sulla piastra riscaldante a 80 ° C per 1 ora per sollevare il metallo. Utilizzare agitazione ultrasonica, se necessario. Sciacquare in IPA per 2 min. Asciugare con N 2. </li><li> Anneal nel formare gas a 400 ° C per almeno 15 min. </li></ol></li></ol> 2. Nanofabrication <ol><li> Wafer a dadi <ol><li> Spin qualsiasi resistere sul wafer di agire come rivestimento protettivo (tipo di parametri di polimeri e di filatura sono irrilevanti in questa fase). </li><li> Utilizzare punta dicer diamante per tagliare il wafer in singoli chip di ~ 10 x 2 mm 2. </li></ol></li><li>Pulizia <ol><li> Mettere a bagno in NMP per 1 ora su piastra a 80 ° C, poi sciacquare in IPA per 2 min. Asciugare con N 2. </li><li> Eseguire O attacco 2 plasma per 5 min (potenza incidente = 50 W; potenza riflessa &lt;1 W). </li><li> Spin pulito con acetone e IPA (7.500 giri, 30 sec) </li></ol></li><li> Marcatori allineamento patterning <ol><li> Spin polimetilmetacrilato (PMMA 950K) A4 resistono (5,000-7,500 rpm, 30 sec a seconda dello spessore desiderato). Spessore di lavoro tipico ≈ 150-200 nm. Bake resist su una piastra riscaldante a 180 ° C per 90 sec. </li><li> Eseguire litografia a fascio elettronico. Utilizzare le seguenti condizioni di scrittura: fascio di energia = 30 keV, la corrente del fascio ≈ 30 Pa, la dose zona ≈ 500-650 uC / cm 2 a seconda delle dimensioni marcatori e resistere spessore. </li><li> Sviluppare resist in una soluzione di metil isobutil chetone e IPA (1: 3) per 40-60 secondi, quindi risciacquare in IPA per 20 sec. Asciugare con N 2 pistola. </li><li> Luogoil chip in fascio elettronico evaporatore. Far evaporare 15 nm di Ti e 65 nm di Pt a 0,2-0,4 nm / sec e 5 x 10 -6 Torr. </li><li> Sollevare il metallo come al punto 1.4.3. </li><li> Pulire circuito integrato come nei passaggi 2.2.2-2.2.3. </li></ol></li><li> Porta patterning <ol><li> Spin resistere come in 2.3.1. </li><li> Eseguire litografia a fascio elettronico. Utilizzare le seguenti condizioni di scrittura per le funzioni ad alta risoluzione: fascio di energia = 30 keV, la corrente del fascio ≈ 30 pA, zona dosi ≈ 500-700 uC / cm 2. Scrivi condizioni per le caratteristiche a bassa risoluzione: fascio di energia = 15 keV, la corrente del fascio ≈ 10 nA, zona dosi ≈ 400-600 uC / cm 2. </li><li> Sviluppare la resistere come in 2.3.3. </li><li> Posizionare il chip in evaporatore termico. Evaporare Al a 0,1-0,4 nm / sec e 1-9 x 10 -6 mbar. Spessore del bersaglio varia a seconda del numero strato, come mostrato nella Figura 2B (25-35 nm Layer 1, 45-65 nm per Layer 2, 75-90 nm per Layer 3). </li><li> Sollevare il metallo come al punto 1.4.3. </li><li> Eseguire Al ossidazione su una piastra riscaldante a 150 ° C per 5-10 min. </li><li> Clean di chip come al punto 2.2.3. </li><li> Ripetere i passaggi 2.4.1-2.4.7 due volte per realizzare la pila di gate 3 strati. </li></ol></li></ol> 3. Dispositivo Packaging <ol><li> Chip Dice come al punto 2.1 </li><li> Sciacquare le conseguenti chip più piccoli in acetone e IPA per 2 min. </li><li> Incollare un singolo pezzo di un circuito stampato (PCB) con PMMA A5. Attendere 2 minuti per asciugare. In alternativa, per migliorare termalizzazione, utilizzare argento epossidica. </li><li> Caricare il PCB su un bonder cuneo e procedere con il cablaggio. </li></ol> 4. Dispositivo test di integrità <ol><li> Montare il PCB che contiene il dispositivo via cavo su una sonda tuffo. </li><li> Collegare le linee elettriche di PCB a quelli della sonda dip. </li><li> Inserire la sonda in un recipiente contenente elio liquido. Procedete lentamente per evitare un eccessivo elio b-off di olio. </li><li> Per ciascuna porta periferica, collegare la corrispondente elettrodo a temperatura della sonda ad una unità sorgente-misura, mantenendo le altre porte a terra. Impostare la corrente rispetto a pochi nA. Spazzare la tensione da zero a 1,5 V a passi di 0,1 V, misurare e registrare la corrente. </li><li> Collegare ciascuna linea di gate ad una sorgente di tensione CC variabile a batteria, la linea di source alla built-in ac sorgente di tensione di un amplificatore lock-in, e la linea di scarico alla porta di ingresso del blocco amplificatore. </li><li> Misurare la sorgente di drenare conduttanza per diverse configurazioni di tensione di gate (vedere Figura 4). <ol><li> Globalmente decollare le tensioni applicate ai cancelli BL, BR, PL, SL e DL, mantenendo C1 e C2 porte a terra. Registrare le caratteristiche &quot;turn-on&quot; del dispositivo. </li><li> Rampa individualmente giù ogni tensione di porta e registrare le caratteristiche dei cancelli &#39;pinch-off&#39;. </li><li> Regolare le tensioni di gate per definire elettrostaticamente un qudot ANTUM impostando le tensioni su BL e BR (PL, SL e DL) minore (maggiore) del turn-on tensioni. Registrare le caratteristiche del blocco Coulomb. </li></ol></li></ol>

<ol>
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P., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Towards+a+quantum+representation+of+the+ampere+using+single+electron+pumps.">Towards a quantum representation of the ampere using single electron pumps.</a> Nat. Commun. 3, 930 (2012).</li><li>Kouwenhoven, L. P., Austing, D. G., Tarucha, S. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Few-electron+quantum+dots.">Few-electron quantum dots.</a> Rep. Prog. Phys. 64 (6), 701-736 (2001).</li><li>Veldhorst, M., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=An+addressable+quantum+dot+qubit+with+fault-tolerant+control+fidelity.">An addressable quantum dot qubit with fault-tolerant control fidelity.</a> Nat. Nanotech. 9 (12), 981-985 (2014).</li><li>Fujiwara, A., Nishiguchi, K., Ono, Y. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Nanoampere+charge+pump+by+single-electron+ratchet+using+silicon+nanowire+metal-oxide-semiconductor+field-effect+transistor.">Nanoampere charge pump by single-electron ratchet using silicon nanowire metal-oxide-semiconductor field-effect transistor.</a> Appl. Phys. Lett. 92 (4), 042102-1-042102-3 (2008).</li><li>Jehl, X., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Hybrid+Metal-Semiconductor+Electron+Pump+for+Quantum+Metrology.">Hybrid Metal-Semiconductor Electron Pump for Quantum Metrology.</a> Phys. Rev. X. 3 (2), 021012-1-021012-7 (2013).</li><li>Tettamanzi, G. C., Wacquez, R., Rogge, S. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Charge+pumping+through+a+single+donor+atom.">Charge pumping through a single donor atom.</a> New J. Phys. 16 (6), 063036-1-063036-17 (2014).</li><li>Koppinen, P. J., Stewart, M. D., Zimmerman, N. M. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Fabrication+and+Electrical+Characterization+of+Fully+CMOS-Compatible+Si+Single-Electron+Devices.">Fabrication and Electrical Characterization of Fully CMOS-Compatible Si Single-Electron Devices.</a> IEEE Trans Electron Devices. 60 (1), 78-83 (2013).</li><li>Fletcher, J. D., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Stabilization+of+single-electron+pumps+by+high+magnetic+fields.">Stabilization of single-electron pumps by high magnetic fields.</a> Phys. Rev. B. 86 (15), 155311-1-155311-6 (2012).</li><li>Kataoka, M., et al. <a target="_blank" href="http://www.ncbi.nlm.nih.gov/entrez/query.fcgi?db=PubMed&cmd=Search&doptcmdl=Citation&defaultField=Title+Word&term=Tunable+Nonadiabatic+Excitation+in+a+Single-Electron+Quantum+Dot.">Tunable Nonadiabatic Excitation in a Single-Electron Quantum Dot.</a> Phys. Rev. Lett. 106 (12), 126801-1-126801-4 (2011).</li></ol>

Gli autori non hanno nulla da rivelare.

Il protocollo riportato in questo documento descrive le tecniche per fabbricare silicio MOS QDs, nonché le procedure sperimentali per testare la loro integrità funzionale e azionabili come pompe a singolo elettrone. Sorprendentemente, adattando il disegno porta, lo stesso processo di fabbricazione può essere impiegato per produrre dispositivi adatti per quantum bit lettura e controllo 17, nonché carica pompaggio 12,13. Prendiamo atto che molti dei parametri di processo citati in questo articolo può variare a seconda degli strumenti di fabbricazione utilizzati (calibratura, la marca o modello), così come il tipo di substrato di silicio (spessori e densità sfondo doping). Quantitativi come la dose di esposizione litografia o tempo di sviluppo, acquaforte o la durata di ossidazione, devono essere accuratamente calibrati e testati per garantire un rendimento affidabile. Inoltre, è fondamentale per evitare la contaminazione incrociata derivante dall&#39;uso degli stessi strumenti di fabbricazione per diversi processi. A tal fine, un numero di crpassaggi itical vengono eseguite con apparecchiature dedicate esclusivamente alla lavorazione del silicio come evaporatori metallo, forni ossigeno e bagni HF. Più in generale, il silicio è disegno un crescente interesse come il materiale di scelta per realizzare pompe di carica 18-20. Ciò è in parte dovuto alla prospettiva attraente di implementare un nuovo standard di corrente elettrica basata quantistica con un processo di silicio compatibile industria. Questo potrebbe beneficiare di tecniche di integrazione ben consolidate e affidabili per la scalabilità, la parallelizzazione e l&#39;overhead di guida. È importante sottolineare che una tecnologia full complementare MOS (CMOS), privi di metalli tradizionali come il materiale porta, ha dimostrato notevolmente ridotto le fluttuazioni di carica di fondo in dispositivi a singolo elettrone 21. Queste fluttuazioni possono essere dannose per il raggiungimento precisioni metrologici. Il protocollo qui descritto limitato alla realizzazione di nano-dispositivi MOS con porte in metallo. Pertanto, per Achieve piena compatibilità industriale e ridurre le fluttuazioni di carica, sarebbe necessario modificare le tecniche di deposizione per cancelli e utilizzare altamente silicio policristallino drogato come materiale di gate. In conclusione, le pompe MOS QD qui discussi hanno recentemente unito il vantaggio tecnologico di silicio con ottime prestazioni in termini di accurata generazione attuale 13. Questo deriva dalla elevata flessibilità del processo di progettazione e di fabbricazione, che permettono uno a impilare strati multipli cancello che conduce ad un sistema compatto e versatile. Il tunability multa risultante del confinamento elettrostatica del punto insieme con la possibilità di ridurre le fluttuazioni di carica di fondo pone le basi per superare le sfide principali osservati in altri semiconduttori pompe 22,23.

Silicon is the material of choice for most of the modern microelectronics. Its properties, combined with advanced lithographic techniques, have allowed the semiconductor industry to achieve very large-scale integration and deliver billions of transistors per chip. The metal-oxide-semiconductor (MOS) technology1 has been the key of this relentless technological progress2. In brief, it is based on a selectively doped Si substrate which is thermally oxidized to grow a high quality SiO2 gate oxide on which a metal gate electrode is deposited. Recently, it has been shown that the use of a stack of gate oxides could be beneficial3 . While present industry standards have reached minimum feature sizes for gate lengths below 20 nm, it is becoming increasingly evident that, at this level of miniaturization, detrimental quantum mechanical phenomena come into play that may complicate further downscaling4.
Remarkably, silicon is also an excellent host material to exploit the quantum properties of the electron charge and spin5. This has broadened its range of applicability to entirely new fields such as quantum computing6 and quantum electrical metrology7. Among other approaches5, the use of a multi-gate MOS technology8,9 has led to electrostatically-defined quantum dots (QD) whose occupancy can be controlled down to single-electron level10. Unlike the conventional MOS process where just one gate per transistor is needed1, these QDs are defined via a three-layer stack of Al/AlyOx gates which are used to selectively accumulate electrons at the Si/SiO2 interface, as well as provide lateral and vertical confinement11.
Although these devices had been originally developed for quantum computing applications, they have also recently shown promising performances as metrological tools12,13. In the field of quantum electrical metrology, a long-standing goal is the redefinition of the unit ampere in terms of the elementary charge (e) 14. In particular, the emphasis is on the realization of nano-scale charge pumps to clock the transfer of individual electrons timely and accurately. These devices generate macroscopic quantized electric currents, I=nef, where f is the frequency of an external driving oscillator and n is an integer. To date, the best performance has been achieved with a GaAs-based pump by yielding a current in excess of 150 pA with a relative uncertainty of 1.2 parts per million15. Recently, silicon MOS QDs have also stood out for the implementation of highly accurate single-electron pumps thanks to the capability of finely tuning the charge confinement13.
Here, we discuss the protocol used for the fabrication of silicon MOS QDs. Furthermore, the cryogenic set-up used to test the integrity of the devices after fabrication and the one to perform charge pumping experiments are described. Finally, representative measurements of quantized electric current are reported.

<table border="0" cellpadding="0" cellspacing="0">
	<tbody>
		<tr>
			<td>Silicon wafers</td>
			<td>TOPSIL</td>
			<td></td>
			<td>4 inch</td>
		</tr>
		<tr>
			<td>Electron-beam lithography machine</td>
			<td>Raith gmbh</td>
			<td></td>
			<td>Raith 150two</td>
		</tr>
		<tr>
			<td>E-beam resist&#160;</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>PMMA</td>
		</tr>
		<tr>
			<td>Photoresist</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>nLOF2020</td>
		</tr>
		<tr>
			<td>Mask aligner</td>
			<td>Quintel</td>
			<td></td>
			<td>Q6000</td>
		</tr>
		<tr>
			<td>Photoresist developer</td>
			<td>MicroChem gmbh</td>
			<td></td>
			<td>AZ826MIF</td>
		</tr>
	</tbody>
</table>

silicon metal-oxide-semiconductor quantum dots for single-electron pumping

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by quantum mechanical effects such as tunneling through single dopants, scattering via interface defects, and discrete trap charge states. However, progress in silicon technology has shown that these phenomena can be harnessed and exploited for a new class of quantum-based electronics. Among others, multi-layer-gated silicon metal-oxide-semiconductor (MOS) technology can be used to control single charge or spin confined in electrostatically-defined quantum dots (QD). These QD-based devices are an excellent platform for quantum computing applications and, recently, it has been demonstrated that they can also be used as single-electron pumps, which are accurate sources of quantized current for metrological purposes. Here, we discuss in detail the fabrication protocol for silicon MOS QDs which is relevant to both quantum computing and quantum metrology applications. Moreover, we describe characterization methods to test the integrity of the devices after fabrication. Finally, we give a brief description of the measurement set-up used for charge pumping experiments and show representative results of electric current quantization.

Fabrication dispositivo Il processo di microfabbricazione iniziale (comma 1 del protocollo) è eseguita su uno spot di 4 pollici ad alta purezza wafer di silicio (di tipo n concentrazione di drogaggio ≈ 10 12 cm 3; resistività&gt; 10 kΩcm; spessore = 310-340 micron ). Lo scopo è di realizzare il substrato su cui verranno depositati gli elettrodi di gate. Questo substrato è costituito da una regione intrinseca ricoperto con ossido di campo (passo 1.1), una regione N + ricoperto con ossido di campo (passo 1.2), una regione intrinseca ricoperto con ossido di gate di alta qualità (passo 1.3), e metallizzato n + regione per contatti ohmici (passo 1.4). Figure 1A-D illustrano le fasi principali del processo di microfabbricazione. figura 1E mostra un&#39;immagine microscopica di un campo substrato dopo microfabbricazione. La dimensione minima per litografia in questa fase è di circa 4 micron. Il SiO2 strato di ossido cresciuto nel passaggio 1.1 ha uno spessore nominale di 100 nm e viene usato come strato di passivazione. Le regioni di tipo N che agiscono come conduttori resistivi vengono ottenuti tramite fosforo diffusione. La densità di destinazione doping è di circa 19 Ottobre - 20 Ottobre cm 3. L&#39;alta qualità SiO 2 che è selettivamente coltivata per essere utilizzato come dielettrico di gate ha uno spessore nominale di 5 nm. La densità dei difetti interfaccia di riferimento è &lt;10 10 eV -1 cm -2 a metà gap. Un forno tripla parete dedicato e appositamente costruito viene utilizzato per questo processo. Questo sistema è progettato per minimizzare la contaminazione da ioni di metalli pesanti e ioni alcalini mobili, nonché evitare che l&#39;umidità diffondere nella camera di ossidazione. Per formare i contatti elettrici, pastiglie alluminio sono depositati mediante evaporazione a fascio elettronico da parte delle regioni di tipo n. Il processo di nanofabbricazione (vedi comma 2) viene eseguita sul chip substrAtes ottenuti dal taglio a cubetti il ​​wafer trattati al punto 1. L&#39;obiettivo è quello di realizzare elettrodi di gate scala nanometrica utilizzati per definire elettrostaticamente i QD MOS. Ogni corsa nanofabbricazione produce tipicamente 10-15 campioni dispositivo completo. Elettronico a scansione (SEM) per immagini di 1-2 dispositivi per partita è di solito effettuata per confermare che le fasi di litografia EBL hanno avuto successo. Poiché immagini SEM può iniettare cariche nel substrato o nelle porte metalliche e causare perdite, solo un piccolo numero di dispositivi è controllata in questo modo, mentre il resto viene testato elettricamente. Dimensione minima per litografia in questa fase è di circa 35 nm. Per ottenere una buona uniformità dei film depositati Al, il metallo viene evaporato a velocità lenta a pochi angstrom / secondo, mentre il substrato è montato su un palco rotante. Ciò è mantenuta a temperatura ambiente, e la granulometria Al è stimata essere di circa 20 nm. La figura 2A illustra le principali fasi del nanofabricatioprocesso n. la figura 2B mostra un&#39;immagine SEM con cui si verifica la corretta definizione degli elettrodi di gate. In generale, si punta alla realizzazione di quelle porte che definiscono direttamente la QD (BL, BR e PL) con la dimensione più piccola possibile caratteristica. Al contrario, quelle porte utilizzati per definire i serbatoi di elettroni (DL e SL) possono avere dimensioni più grandi per evitare la discretizzazione involontaria dei livelli energetici nelle derivazioni. Le nano-scala Ti / Pt marcatori realizzati in fase 2.3 sono utilizzati come riferimento per l&#39;allineamento costante dei tre strati di porte. Platinum è scelto per la sua eccellente contrasto rispetto alla superficie SiO 2 in e-beam. Il titanio è utilizzato per migliorare l&#39;adesione. In tutte le fasi del processo di fabbricazione, pinzette carbonio-tip vengono utilizzati per gestire i chip, in modo da ridurre il rischio di scariche elettrostatiche distruttiva (ESD). Infine, al fine di effettuare misurazioni elettriche su individispositivi doppi, ogni chip ha bisogno di essere spaccati in pezzi più piccoli di circa 2 x 2 mm 2 (comma 3). Ogni pezzo viene poi incollato su un circuito stampato su misura (Rogers R03010 bassa perdita dielettrica) i cui perni sono collegati agli elettrodi del dispositivo attraverso Al fili. Wire bonding è effettuata con una macchina bonder cuneo senza scaldare le fiches. La scelta dei parametri di legame appropriati si basa su due considerazioni. Da un lato, il legame del filo deve perforare l&#39;Al y O x strato termico e fare buon contatto metallo-metallo con pad di gate. D&#39;altra parte, uno stress meccanico eccessivo può provocare un evento che danneggia l&#39;ossido di campo sotto la porta e causare perdite substrato punch-trogolo. Durante il processo di cablaggio, l&#39;uso di un bracciale antistatico è consigliabile per evitare scariche elettrostatiche. In figura 3, un chip con 6 dispositivi individuali è incollato sul PCB. Test di integrità del dispositivo Before caricamento di un dispositivo in una piattaforma di misura della temperatura mK come un frigorifero diluizione, test elettrici preliminari sono effettuati a 4,2 K per controllare l&#39;integrità del campione (vedi sotto-sezione 4 del protocollo). A tal fine, il PCB è inserito in un involucro di rame senza ossigeno ed è montato su una sonda tuffo, che viene poi immerso in un liquido He. Il test iniziale è tipicamente una prova di tenuta che viene eseguita sequenzialmente su ciascuna porta. Un&#39;unità source-misura è collegata ad un elettrodo di gate individuo mentre gli altri sono messi a terra. La tensione è dilagato fino a 1,5 V e la corrente viene misurata alla fonte. All&#39;interno di questo campo di tensione, un cancello che funziona correttamente non dovrebbe condurre, perché lo strato SiO 2 isola il metallo dal substrato di silicio e Al y O x isola porte sovrapposte. Tipicamente, ripartizione ossido si verifica per tensioni superiori a ~ 4 V, in funzione della geometria del dispositivo e ossido thickness. Pertanto, se viene rilevata corrente durante il test, è probabile che almeno uno degli strati di ossido è danneggiato ed il dispositivo deve essere scartato. Generalmente, meno del 10% delle porte mostrano perdite. La resa è noto a risentire sviluppo planare degli elettrodi di gate. In particolare, maggiore è la sovrapposizione delle porte con la regione di ossido di porta più probabile sarà avere gate-to-substrato perdite. Analogamente, maggiore è la sovrapposizione tra le porte di diversi strati più probabile il verificarsi di gate-to-gate perdite sarà. La resa citato è rilevante per cancelli che occupano una superficie di circa 50 micron 2 sul ossido sottile e con interstrato sovrapposizioni di circa 0,5 micron 2. Una volta che il dispositivo ha superato la prova di tenuta iniziale, i contatti di source e drain sono collegati ad un amplificatore lock-in e le porte ad una cremagliera modulare batteria controllabile tensione. In questa configurazione, il dispositivo è acceso on per dilagare a livello globale su tutte le tensioni di gate contemporaneamente. Successivamente, ogni tensione di gate è separatamente decelerato fino mantenendo gli altri al alte tensioni per verificare la capacità delle singole porte per pizzicare la corrente. Figura 4A mostra tracce rappresentativi di tali misurazioni. L&#39;assenza di una o source-drain di conduzione pathway o individuo cancello pinch-off è spesso un&#39;indicazione di qualche tipo di danno cancello come esplosione cancello o discontinuità di metallo. Infine, la corrente di source-drain viene misurata in funzione della polarizzazione source-drain e tensione di gate stantuffo per osservare la firma di Coulomb blocco 16 (vedi Figura 4B). Misure Una volta trovato un dispositivo idoneo, viene smontato Egli liquido, e asciugato con una pistola ad aria calda per evitare la formazione di umidità che può causare ESD. Infine, viene trasferito in un refrigeratore a diluizione. &lt;p class = &quot;jove_content&quot;&gt; Gli esperimenti vengono eseguiti in una diluizione di plastica frigorifero self-made con una temperatura di base di circa 100 mK. Il criostato è in una camera a vuoto immerso in un bagno di 4.2 K elio. Le linee elettriche sono termalizzata al piatto 1 K, che è anche utilizzato per condensare il vapore in entrata 3He. Nella camera di miscelazione, il trasferimento endotermico di 3He atomi dalla 3He-fase ricca in fase 3He-diluita permette al sistema di raggiungere una temperatura di base di circa 100 mK. Come mostrato in figura 5, il frigorifero è dotato di 20 linee cc e 3 linee rf utilizzati per collegare l&#39;elettronica a temperatura ambiente al dispositivo a bassa temperatura. Cinque delle linee DC sono cavi Thermocoax e 15 sono Twisted Pair fili del telaio. Queste linee collegano gli elettrodi di gate del campione da sorgenti di tensione dc alimentati a batteria. Divisori di tensione a RT sono utilizzati per ridurre il rumore elettrico sulle singole porte. Le linee RF sono cavi coassiali semirigidi che sono<html> attenuato di 10 dB a 4 K per ridurre il rumore termico e dc bloccato a RT. Tali linee sono collegate alle guide d&#39;onda complanari dei tee polarizzazione sul PCB. Un amplificatore di transimpedenza basso rumore e di un multimetro digitale vengono utilizzati per misurare la corrente generata dalla pompa. L&#39;elettronica è collegata al dispositivo tramite optoisolatori a batteria per impedire la formazione di anelli di massa. I segnali di trasmissione RF sono prodotti da un generatore di forme d&#39;onda arbitrarie cui massa è isolato da quello del criostato mediante un componente di blocco dc (vedi Figura 5). Il PCB contiene 16 linee in corrente continua pure e 4 linee di tee di polarizzazione utilizzate per combinare tensione CC e CA a bassa temperatura. Come mostrato nella Figura 3B, componenti discreti RC sono utilizzati per realizzare il collegamento a T (R = 100 k, C = 10 nF), e 50 Ω-abbinati guide d&#39;onda complanari integrati vengono utilizzati per la propagazione di segnali ad alta frequenza. e_content &quot;&gt; Una volta che il dispositivo è a temperatura mK, le tensioni di gate sono regolati in modo che solo elettrone occupazione nel QD è raggiunto. In particolare, barriere tunnel sono formati sotto porte BL e BR, ed uno strato di accumulazione di elettroni è indotta sotto cancelli PL, SL e DL. A tal fine, le tensioni di gate barriera sono impostati sotto della loro accensione valori, mentre le porte di accumulo sono polarizzati ad una superiore alla tensione di attivazione. In questo modo un QD è formato sotto cancello PL e il suo sviluppo planare è controllata tramite cancelli C1 e C2 cui tensioni sono mantenuti sotto della loro accensione valori per indurre confinamento elettrostatica. Successivamente, i segnali RF sono accesi per modulare periodicamente la trasparenza della barriera tunnel (s), e l&#39;elettrochimica potenziale del punto. singolo elettrone pompaggio si ottiene con una o due tensioni sinusoidali di guida. Nel caso di azionamento di un segnale, il segnale di pilotaggio viene applicato alla porta BL per modulare il potenziale della barriera tunnel alla mano sinistra -latoQD. Nel caso dell&#39;azionamento due segnali, le eccitazioni ac sono applicati ai cancelli BL e PL per modulare le potenzialità di entrambi barriera sinistra e QD alla stessa frequenza, ma con diverse fasi e ampiezze. Questi ulteriori gradi di libertà permettono di regolare la direzione del trasferimento elettronico 13. Un processo iterativo è in genere necessario per regolare i principali parametri sperimentali (ad esempio, ampiezze di segnale auto rf / fasi e tensioni di gate dc) e raggiungere ottimale di quantizzazione corrente. Si noti che nessuno dei due protocolli di pompaggio ha bisogno di un pregiudizio pozzo-sorgente per eseguire trasferimenti di carica. Quindi, gli elettrodi di source e drain sono messi a terra durante il funzionamento della pompa. La Figura 6 mostra la caratteristica altipiani corrente multipli interi di ef ottenuti applicando un segnale di pilotaggio a due sinusoidale alla barriera di ingresso (BL) e lo stantuffo (PL) cancello. Questi dati sono presi ad una frequenza di pilotaggio relativamente bassa (10 MHz) per i quali il t<html> sintonia dei parametri può essere eseguita rapidamente. In pratica, è desiderabile utilizzare la pompa diverse centinaia di MHz, tipicamente richiedono un gran ottimizzazione dei parametri più fine 13. <img alt="Figura 1" src="/files/ftp_upload/52852/52852fig1.jpg" /> Figura 1. Microfabrication. (A) Schema di fasi principali microfabbricazione. Cartoni animati, non sono in scala. (B) Realizzazione di una regione drogata per contatti ohmici. (C) Realizzazione di ossido di gate. (D) Metallizzazione di contatti ohmici. (E) microscopico immagine di un singolo campo su un chip dopo il processo di microfabbricazione è completato. La dimensione del campo è di 1,2 x 1,2 mm 2. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig1large.jpg" target="_blank">Clicca qui per vedere una versione più grande di questa figura.</a> tenda &quot;fo: keep-together.within-page =&quot; always &quot;&gt; <img alt="Figura 2" src="/files/ftp_upload/52852/52852fig2.jpg" /> Figura 2. Nanofabrication. (A) processo di fabbricazione per i singoli strati del cancello. Cartoni animati, non sono in scala. (B) Il cancello nanostruttura a 3 strati utilizzato per esperimenti di carica di pompaggio. Sinistra: SEM immagine di un dispositivo simile a quello utilizzato per le misurazioni. A destra:. Schema viste in sezione del dispositivo attraverso X-cut e Y-cut <a href="https://www.jove.com/files/ftp_upload/52852/52852fig2large.jpg" target="_blank">Cliccate qui per vedere una versione più grande di questa figura.</a> <img alt="Figura 3" src="/files/ftp_upload/52852/52852fig3.jpg" /> Figura 3. Collegamenti elettrici al campione. (A) layout del circuito stampato. (B) ingrandimento di una regione della PCB con un bias-tee (sinistra) und circuito equivalente (a destra). (C) Un chip con 6 campi singoli incollati sul supporto del chip e fili di collegamento per il collegamento elettrico al PCB. (D) l&#39;immagine al microscopio di un singolo campo dopo nanofabbricazione. (E) SEM immagine del layout porta al centro della regione di ossido di porta. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig3large.jpg" target="_blank">Cliccate qui per vedere una versione più grande di questa figura.</a> <img alt="Figura 4" src="/files/ftp_upload/52852/52852fig4.jpg" /> Figura 4. prove preliminari. (A) Corrente Source-drain ac (root mean square) in funzione delle diverse tensioni di gate. Le tracce sono misurati con un amplificatore lock-in con 50 mV RMS eccitazione a 113.17 Hz. Per tensione di gate individuo ripercorre le tensioni di gate rimanenti sono fissate a 2,0 V, ad eccezione di V C1 = &lt;em&gt; V C2 = 0,0 V. (B) Mappa dei colori di corrente source-drain in funzione di stantuffo tensione gate e source-drain tensione di polarizzazione. V SL = 1,5 V, V DL = 1,15 V, V BL = 0,78 V, V BR = 0,85 V, V C1 = V C2 = 0.0 V. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig4large.jpg" target="_blank">Clicca qui per vedere una versione più grande di questa figura.</a> <img alt="Figura 5" src="/files/ftp_upload/52852/52852fig5.jpg" /> Linee Figura 5. Schema della misurazione di set-up. Venti dc (verde) e tre linee coassiali RF (nero) Collegare l&#39;elettronica RT al PCB. Lo scarico della pompa (viola) è collegato ad un amplificatore di transimpedenza e un multimetro digitale tramite un optoisolatore, mentre il contatto di source (rosso) è collegato a massa. Collegamenti di terra separati (indicated con simboli diversi) vengono utilizzati per la strumentazione elettronica e le linee elettriche criostato. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig5large.jpg" target="_blank">Cliccate qui per vedere una versione più grande di questa figura.</a> <img alt="Figura 6" src="/files/ftp_upload/52852/52852fig6.jpg" /> Figura 6. quantizzazione attuale. Corrente pompato in funzione di V PL per due-segnale pilota sinusoidale di f = 10 MHz applicato a cancelli BL e PL. Differenza di fase = 49 °, V RF PL = V RF BL = 0,31 V pp. La posizione ideale degli altipiani di pompaggio a multipli interi di ef sono mostrati come linee orizzontali rosse. <a href="https://www.jove.com/files/ftp_upload/52852/52852fig6large.jpg" target="_blank">Clicca qui per vedere una versione più grande di questa figura.</a>

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Silicon Metal-oxide-semiconductor Quantum Dots for Single-electron Pumping

The fabrication process and experimental characterization techniques relevant to single-electron pumps based on silicon metal-oxide-semiconductor quantum dots are discussed.

Silicio metallico-ossido-semiconduttore Quantum Dots per singolo elettrone di pompaggio

As mass-produced silicon transistors have reached the nano-scale, their behavior and performances are increasingly affected, and often deteriorated, by ...

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Compact Quantum Dots for Single-molecule Imaging

Single-molecule imaging is an important tool for understanding the mechanisms of biomolecular function and for visualizing the spatial and temporal heterogeneity of molecular behaviors that underlie cellular biology 1-4. To image an individual molecule of interest, it is typically conjugated to a fluorescent tag (dye, protein, bead, or quantum dot) and observed with epifluorescence or total internal reflection fluorescence (TIRF) microscopy. While dyes and fluorescent proteins have been the mainstay of fluorescence imaging for decades, their fluorescence is unstable under high photon fluxes necessary to observe individual molecules, yielding only a few seconds of observation before complete loss of signal. Latex beads and dye-labeled beads provide improved signal stability but at the expense of drastically larger hydrodynamic size, which can deleteriously alter the diffusion and behavior of the molecule under study.
Quantum dots (QDs) offer a balance between these two problematic regimes. These nanoparticles are composed of semiconductor materials and can be engineered with a hydrodynamically compact size with exceptional resistance to photodegradation 5. Thus in recent years QDs have been instrumental in enabling long-term observation of complex macromolecular behavior on the single molecule level. However these particles have still been found to exhibit impaired diffusion in crowded molecular environments such as the cellular cytoplasm and the neuronal synaptic cleft, where their sizes are still too large 4,6,7.
Recently we have engineered the cores and surface coatings of QDs for minimized hydrodynamic size, while balancing offsets to colloidal stability, photostability, brightness, and nonspecific binding that have hindered the utility of compact QDs in the past 8,9. The goal of this article is to demonstrate the synthesis, modification, and characterization of these optimized nanocrystals, composed of an alloyed HgxCd1-xSe core coated with an insulating CdyZn1-yS shell, further coated with a multidentate polymer ligand modified with short polyethylene glycol (PEG) chains (Figure 1). Compared with conventional CdSe nanocrystals, HgxCd1-xSe alloys offer greater quantum yields of fluorescence, fluorescence at red and near-infrared wavelengths for enhanced signal-to-noise in cells, and excitation at non-cytotoxic visible wavelengths. Multidentate polymer coatings bind to the nanocrystal surface in a closed and flat conformation to minimize hydrodynamic size, and PEG neutralizes the surface charge to minimize nonspecific binding to cells and biomolecules. The end result is a brightly fluorescent nanocrystal with emission between 550-800 nm and a total hydrodynamic size near 12 nm. This is in the same size range as many soluble globular proteins in cells, and substantially smaller than conventional PEGylated QDs (25-35 nm).

We describe the preparation of colloidal quantum dots with minimized hydrodynamic size for single-molecule fluorescence imaging. Compared to conventional quantum dots, these nanoparticles are similar in size to globular proteins and are optimized for single-molecule brightness, stability against photodegradation, and resistance to nonspecific binding to proteins and cells.

Compact Quantum Dots per singola molecola Imaging

Single-molecule imaging is an important tool for  understanding the mechanisms of biomolecular function and for visualizing the  spatial and temporal ...

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Gradient Echo Quantum Memory in Warm Atomic Vapor

Gradient echo memory (GEM) is a protocol for storing optical quantum states of light in atomic ensembles. The primary motivation for such a technology is that quantum key distribution (QKD), which uses Heisenberg uncertainty to guarantee security of cryptographic keys, is limited in transmission distance. The development of a quantum repeater is a possible path to extend QKD range, but a repeater will need a quantum memory. In our experiments we use a gas of rubidium 87 vapor that is contained in a warm gas cell. This makes the scheme particularly simple. It is also a highly versatile scheme that enables in-memory refinement of the stored state, such as frequency shifting and bandwidth manipulation. The basis of the GEM protocol is to absorb the light into an ensemble of atoms that has been prepared in a magnetic field gradient. The reversal of this gradient leads to rephasing of the atomic polarization and thus recall of the stored optical state. We will outline how we prepare the atoms and this gradient and also describe some of the pitfalls that need to be avoided, in particular four-wave mixing, which can give rise to optical gain.

The gradient echo memory is a protocol for storing optical quantum states of light in atomic ensembles. Quantum memory is a key element of a quantum repeater, which can extend the range of quantum key distribution. We outline the operation of the scheme when implemented in a 3-level atomic ensemble.

Gradient Echo Quantum Memoria in Warm Atomic Vapor

Gradient  echo memory (GEM) is a protocol for storing optical quantum states of light in  atomic ensembles. The primary motivation for such a technology ...

Nanofabrication of Gate-defined GaAs/AlGaAs Lateral Quantum Dots

A quantum computer is a computer composed of quantum bits (qubits) that takes advantage of quantum effects, such as superposition of states and entanglement, to solve certain problems exponentially faster than with the best known algorithms on a classical computer. Gate-defined lateral quantum dots on GaAs/AlGaAs are one of many avenues explored for the implementation of a qubit. When properly fabricated, such a device is able to trap a small number of electrons in a certain region of space. The spin states of these electrons can then be used to implement the logical 0 and 1 of the quantum bit. Given the nanometer scale of these quantum dots, cleanroom facilities offering specialized equipment- such as scanning electron microscopes and e-beam evaporators- are required for their fabrication. Great care must be taken throughout the fabrication process to maintain cleanliness of the sample surface and to avoid damaging the fragile gates of the structure. This paper presents the detailed fabrication protocol of gate-defined lateral quantum dots from the wafer to a working device. Characterization methods and representative results are also briefly discussed. Although this paper concentrates on double quantum dots, the fabrication process remains the same for single or triple dots or even arrays of quantum dots. Moreover, the protocol can be adapted to fabricate lateral quantum dots on other substrates, such as Si/SiGe.

This paper presents a detailed fabrication protocol for gate-defined semiconductor lateral quantum dots on gallium arsenide heterostructures. These nanoscale devices are used to trap few electrons for use as quantum bits in quantum information processing or for other mesoscopic experiments such as coherent conductance measurements.

Nanofabbricazione di Porta definiti-GaAs / AlGaAs laterali Quantum Dots

A quantum computer is a computer composed of quantum bits (qubits) that takes advantage of quantum effects, such as superposition of states and ...

Scanning-probe Single-electron Capacitance Spectroscopy

The integration of low-temperature scanning-probe techniques and single-electron capacitance spectroscopy represents a powerful tool to study the electronic quantum structure of small systems - including individual atomic dopants in semiconductors. Here we present a capacitance-based method, known as Subsurface Charge Accumulation (SCA) imaging, which is capable of resolving single-electron charging while achieving sufficient spatial resolution to image individual atomic dopants. The use of a capacitance technique enables observation of subsurface features, such as dopants buried many nanometers beneath the surface of a semiconductor material1,2,3. In principle, this technique can be applied to any system to resolve electron motion below an insulating surface.
As in other electric-field-sensitive scanned-probe techniques4, the lateral spatial resolution of the measurement depends in part on the radius of curvature of the probe tip. Using tips with a small radius of curvature can enable spatial resolution of a few tens of nanometers. This fine spatial resolution allows investigations of small numbers (down to one) of subsurface dopants1,2. The charge resolution depends greatly on the sensitivity of the charge detection circuitry; using high electron mobility transistors (HEMT) in such circuits at cryogenic temperatures enables a sensitivity of approximately 0.01 electrons/Hz&frac12; at 0.3 K 5.

Scanning-probe single-electron capacitance spectroscopy facilitates the study of single-electron motion in localized subsurface regions. A sensitive charge-detection circuit is incorporated into a cryogenic scanning probe microscope to investigate small systems of dopant atoms beneath the surface of semiconductor samples.

Scansione-sonda a singolo elettrone Capacità Spettroscopia

The integration of low-temperature scanning-probe techniques and single-electron capacitance spectroscopy represents a powerful tool to study the ...

Analysis of Contact Interfaces for Single GaN Nanowire Devices

Single GaN nanowire (NW) devices fabricated on SiO2 can exhibit a strong degradation after annealing due to the occurrence of void formation at the contact/SiO2 interface. This void formation can cause cracking and delamination of the metal film, which can increase the resistance or lead to a complete failure of the NW device. In order to address issues associated with void formation, a technique was developed that removes Ni/Au contact metal films from the substrates to allow for the examination and characterization of the contact/substrate and contact/NW interfaces of single GaN NW devices. This procedure determines the degree of adhesion of the contact films to the substrate and NWs and allows for the characterization of the morphology and composition of the contact interface with the substrate and nanowires. This technique is also useful for assessing the amount of residual contamination that remains from the NW suspension and from photolithographic processes on the NW-SiO2 surface prior to metal deposition. The detailed steps of this procedure are presented for the removal of annealed Ni/Au contacts to Mg-doped GaN NWs on a SiO2 substrate.

A technique was developed that removes Ni/Au contact metal films from their substrate to allow for the examination and characterization of the contact/substrate and contact/NW interfaces of single GaN nanowire devices.

Analisi di contatto Interfacce semplici dispositivi GaN nanowire

Single GaN nanowire (NW) devices fabricated on SiO2 can exhibit  a strong degradation after annealing due to the  occurrence of void formation at the ...

Monolayer Contact Doping of Silicon Surfaces and Nanowires Using Organophosphorus Compounds

Monolayer Contact Doping (MLCD) is a simple method for doping of surfaces and nanostructures1. MLCD results in the formation of highly controlled, ultra shallow and sharp doping profiles at the nanometer scale. In MLCD process the dopant source is a monolayer containing dopant atoms.
In this article a detailed procedure for surface doping of silicon substrate as well as silicon nanowires is demonstrated. Phosphorus dopant source was formed using tetraethyl methylenediphosphonate monolayer on a silicon substrate. This monolayer containing substrate was brought to contact with a pristine intrinsic silicon target substrate and annealed while in contact. Sheet resistance of the target substrate was measured using 4 point probe. Intrinsic silicon nanowires were synthesized by chemical vapor deposition (CVD) process using a vapor-liquid-solid (VLS) mechanism; gold nanoparticles were used as catalyst for nanowire growth. The nanowires were suspended in ethanol by mild sonication. This suspension was used to dropcast the nanowires on silicon substrate with a silicon nitride dielectric top layer. These nanowires were doped with phosphorus in similar manner as used for the intrinsic silicon wafer. Standard photolithography process was used to fabricate metal electrodes for the formation of nanowire based field effect transistor (NW-FET). The electrical properties of a representative nanowire device were measured by a semiconductor device analyzer and a probe station.

A detailed procedure for surface doping of Silicon interfaces is provided. The ultra-shallow surface doping is demonstrated by using phosphorus containing monolayers and rapid annealing process. The method can be used for doping of macroscopic area surfaces as well as nanostructures.

Monostrato Contatto doping di silicio superfici e nanofili Uso organofosforici Composti

Monolayer Contact Doping (MLCD) is a simple method for doping of surfaces and nanostructures1. MLCD results in the formation of highly controlled, ultra ...

Fabrication of Uniform Nanoscale Cavities via Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned and bonded silicon wafers. Unlike confinements in porous materials often used for these types of experiments3, bonded wafers provide predesigned uniform spaces for confinement. The geometry of each cell is well known, which removes a large source of ambiguity in the interpretation of data.
Exceptionally flat, 5 cm diameter, 375 &#181;m thick Si wafers with about 1 &#181;m variation over the entire wafer can be obtained commercially (from Semiconductor Processing Company, for example). Thermal oxide is grown on the wafers to define the confinement dimension in the z-direction. A pattern is then etched in the oxide using lithographic techniques so as to create a desired enclosure upon bonding. A hole is drilled in one of the wafers (the top) to allow for the introduction of the liquid to be measured. The wafers are cleaned2 in RCA solutions and then put in a microclean chamber where they are rinsed with deionized water4. The wafers are bonded at RT and then annealed at ~1,100 &#176;C. This forms a strong and permanent bond. This process can be used to make uniform enclosures for measuring thermal and hydrodynamic properties of confined liquids from the nanometer to the micrometer scale.

A method for permanently bonding two silicon wafers so as to realize a uniform enclosure is described. This includes wafer preparation, cleaning, RT bonding, and annealing processes. The resulting bonded wafers (cells) have uniformity of enclosure ~1%1,2. The resulting geometry allows for measurements of confined liquids and gasses.

Fabbricazione di cavità uniformi su nanoscala tramite silicon direct wafer bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned ...

Construction and Characterization of External Cavity Diode Lasers for Atomic Physics

Since their development in the late 1980s, cheap, reliable external cavity diode lasers (ECDLs) have replaced complex and expensive traditional dye and Titanium Sapphire lasers as the workhorse laser of atomic physics labs1,2. Their versatility and prolific use throughout atomic physics in applications such as absorption spectroscopy and laser cooling1,2 makes it imperative for incoming students to gain a firm practical understanding of these lasers. This publication builds upon the seminal work by Wieman3, updating components, and providing a video tutorial. The setup, frequency locking and performance characterization of an ECDL will be described. Discussion of component selection and proper mounting of both diodes and gratings, the factors affecting mode selection within the cavity, proper alignment for optimal external feedback, optics setup for coarse and fine frequency sensitive measurements, a brief overview of laser locking techniques, and laser linewidth measurements are included.

This is an instructional paper to guide the construction and diagnostics of external cavity diode lasers (ECDLs), including component selection and optical alignment, as well as the basics of frequency reference spectroscopy and laser linewidth measurements for applications in the field of atomic physics.

Costruzione e caratterizzazione di cavità esterne diodi laser per la Fisica Atomica

Since their development in the late 1980s, cheap, reliable external cavity diode lasers (ECDLs) have replaced complex and expensive traditional dye and ...

Selective Area Modification of Silicon Surface Wettability by Pulsed UV Laser Irradiation in Liquid Environment

The wettability of silicon (Si) is one of the important parameters in the technology of surface functionalization of this material and fabrication of biosensing devices. We report on a protocol of using KrF and ArF lasers irradiating Si (001) samples immersed in a liquid environment with low number of pulses and operating at moderately low pulse fluences to induce Si wettability modification. Wafers immersed for up to 4 hr in a 0.01% H2O2/H2O solution did not show measurable change in their initial contact angle (CA) ~75&#176;. However, the 500-pulse KrF and ArF lasers irradiation of such wafers in a microchamber filled with 0.01% H2O2/H2O solution at 250 and 65 mJ/cm2, respectively, has decreased the CA to near 15&#176;, indicating the formation of a superhydrophilic surface. The formation of OH-terminated Si (001), with no measurable change of the wafer&#8217;s surface morphology, has been confirmed by X-ray photoelectron spectroscopy and atomic force microscopy measurements. The selective area irradiated samples were then immersed in a biotin-conjugated fluorescein-stained nanospheres solution for 2 hr, resulting in a successful immobilization of the nanospheres in the non-irradiated area. This illustrates the potential of&#160;the method for selective area biofunctionalization and fabrication of advanced Si-based biosensing architectures. We also describe a similar protocol of irradiation of wafers immersed in methanol (CH3OH) using ArF laser operating at pulse fluence of 65 mJ/cm2 and in situ formation of a strongly hydrophobic surface of Si (001) with the CA of 103&#176;. The XPS results indicate ArF laser induced formation of Si&#8211;(OCH3)x compounds responsible for the observed hydrophobicity. However, no such compounds were found by XPS on the Si surface irradiated by KrF laser in methanol, demonstrating the inability of the KrF laser to photodissociate methanol and create -OCH3 radicals.

We report on a process of in situ alteration of HF treated Si (001) surface into a hydrophilic or hydrophobic state by irradiating samples in microfluidic chambers filled with&#160;H2O2/H2O solution (0.01%-0.5%) or methanol solutions using pulsed UV laser of a relative low pulse fluence.

Area selettiva Modifica della Silicon bagnabilità della superficie da impulsi laser UV irradiazione in ambiente liquido

The wettability of silicon (Si) is one of the important parameters in the technology of surface functionalization of this material and fabrication of ...

Integration of Light Trapping Silver Nanostructures in Hydrogenated Microcrystalline Silicon Solar Cells by Transfer Printing

One of the potential applications of metal nanostructures is light trapping in solar cells, where unique optical properties of nanosized metals, commonly known as plasmonic effects, play an important role. Research in this field has, however, been impeded owing to the difficulty of fabricating devices containing the desired functional metal nanostructures. In order to provide a viable strategy to this issue, we herein show a transfer printing-based approach that allows the quick and low-cost integration of designed metal nanostructures with a variety of device architectures, including solar cells. Nanopillar poly(dimethylsiloxane) (PDMS) stamps were fabricated from a commercially available nanohole plastic film as a master mold. On this nanopatterned PDMS stamps, Ag films were deposited, which were then transfer-printed onto block copolymer (binding layer)-coated hydrogenated microcrystalline Si (&#181;c-Si:H) surface to afford ordered Ag nanodisk structures. It was confirmed that the resulting Ag nanodisk-incorporated &#181;c-Si:H solar cells show higher performances compared to a cell without the transfer-printed Ag nanodisks, thanks to plasmonic light trapping effect derived from the Ag nanodisks. Because of the simplicity and versatility, further device application would also be feasible thorough this approach.

A viable transfer printing-based methodology to introduce plasmonic metal nanostructures in solar cells is described. Using nanopillar poly(dimethylsiloxane) stamps, an Ag-based ordered nanodisk array was integrated with standard hydrogenated microcrystalline Si solar cells, which led to improved device performances due to plasmonic light trapping.

Integrazione di luce Trapping Argento Nanostrutture in silicio microcristallino idrogenato celle solari tramite bonifico stampa

One of the potential applications of metal nanostructures is light trapping in solar cells, where unique optical properties of nanosized metals, commonly ...